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DLL:一般在altera公司的產品上出現PLL的多，而xilinux公司的產品則更多的是DLL，開始本人也以為是兩個公司的不同說法而已，后來在論壇上見到有人在問兩者的不同，細看下，原來真是兩個不一樣的家伙。DLL是基于數字抽樣方式，在輸入時鐘和反饋時鐘之間插入延遲，使輸入時鐘和反饋時鐘的上升沿一致來實現的。又稱數字鎖相環。 PLL:使用了電壓控制延遲，用VCO來實現和DLL中類試的延遲功能。又稱模擬鎖相環。功能上都可以實現倍頻、分頻、占空比調整，但是PLL調節范圍更大，比如說：XILINX使用DLL，只能夠2、4倍頻；ALTERA的PLL可以實現的倍頻范圍就更大畢竟一個是模擬的、一個是數字的。兩者之間的對比：對于PLL，用的晶振存在不穩定性，而且會累加相位錯誤，而DLL在這點上做的好一些，抗噪聲的能力強些；但PLL在時鐘的綜合方面做得更好些。總的來說PLL的應用多,DLL則在jitter power precision等方面優于PLL。 目前大多數FPGA廠商都在FPGA內部集成了硬的DLL（Delay-Locked Loop）或者PLL（Phase-Locked Loop），用以完成時鐘的高精度、低抖動的倍頻、分頻、占空比調整移相等。目前高端FPGA產品集成的DLL和PLL資源越來越豐富，功能越來越復雜，精度越來越高（一般在ps的數量級）。Xilinx芯片主要集成的是DLL，而Altera芯片集成的是PLL。Xilinx芯片DLL的模塊名稱為CLKDLL，在高端FPGA中，CLKDLL的增強型模塊為DCM（Digital Clock Manager）。 Altera芯片的PLL模塊也分為增強型PLL（Enhanced PLL）和高速（Fast PLL）等。這些時鐘模塊的生成和配置方法一般分為兩種，一種是在HDL代碼和原理圖中直接實例化，另一種方法是在IP核生成器中配置相關參數，自動生成IP。Xilinx的IP核生成器叫Core Generator，另外在Xilinx ISE 5.x版本中通過Archetecture Wizard生成DCM模塊。Altera的IP核生成器叫做MegaWizard。另外可以通過在綜合、實現步驟的約束文件中編寫約束屬性完成時鐘模塊的約束。 PLL是英文Phase Lock Loop的縮寫，中文名稱為“鎖相環”。說到頻率信號的產生我們知道有很多種方法，其中在固定形狀和大小的石英晶體上加電壓就可以產生一個非常穩定的頻率信號，因此 常常用于高精度儀器上作為基準頻率使用，早期電腦主板上的外頻通常是由石英晶體直接產生的，通過倍頻或分頻電路來獲得不同頻率的信號讓主板各個電路協調工作，因此在Pentium時代之前的前輩們在給CPU超頻時往往需要采用更換晶體的方式，費力而麻煩。 為了能夠在很寬的范圍內隨意產生任何高精度的頻率信號，PLL電路誕生了。PLL電路的工作原理比較簡單，它由鑒相器、充電泵、環路濾波器和一個振蕩器（VCO）構成。PLL電路剛接通電源時，VCO內部由變容二極管組成的RCL電路開始振蕩而產生一個并不規范的頻率，該頻率經過分頻電路降頻后被送到鑒相器與石英晶體產生的基準頻率進行相位的對比，發現VCO產生的頻率偏離電路設定時就根據偏差的方向由充電泵產生一個矯正電壓，該電壓經過環路濾波器后送入VCO內的可變二極管上，隨著可變二極管上工作電壓的變化，其內部電容容量也會發生變化，VCO的振蕩頻率開始改變并趨近電路設定的頻率，一旦兩者頻率信號的相位同步，鑒相器檢測出來的相位誤差就接近0，VCO內變容二極管兩端的電壓就固定不變，PLL電路就開始輸出設定的頻率信號并開始正常工作了。 由于PLL電路輸出的時鐘信號的頻率可以在很大范圍內變化，而且調整速度快，信號穩定，我們只要改變基準頻率的大小或加入不同的修正電壓就能隨意的改變VCO輸出的頻率大小，也正是因為PLL電路靈活方便的特性，現在很多需要產生高質量頻率信號的電路中都能見到PLL的身影。 DLL和PLL是兩個完全不同的東西，用在不同的地方。 DLL-Delay locked loop用在數字電路中，用來自動調節一路信號的延時，使兩路信號的相位一致（邊沿對齊），在需要某些數字信號（比如data bus上的信號）與系統時鐘同步的情況下，DLL將兩路clock的邊沿對齊（實際上是使被調節的clock滯后系統clock整數個周期），用被調節的clock做控制信號，就可以產生與系統時鐘嚴格同步的信號（比如輸出數據data跟輸入clock同步，邊沿的延時不受到電壓、溫度、頻率影響）。PLL--Phase locked loop除了用作相位跟蹤（輸出跟輸入同頻同相，這種情況下跟DLL有點相似）外，可以用來做頻率綜合（frequency synthesizer），輸出頻率穩定度跟高精度低漂移參考信號（比如溫補晶振）幾乎相當的高頻信號，這時，它是一個頻率源。利用PLL，可以方便地產生不同頻率的高質量信號，PLL輸出的信號抖動（頻域上表現為相噪）跟它的環路帶寬，鑒相頻率大小有關�？偟恼f來，PLL的環路帶寬越小，鑒相頻率越高，它的相位噪聲越�。〞r域上抖動也越�。� 由于在實際ADC系統中，采樣系統總的動態特性主要取決于采樣時鐘的抖動特性，如果對頻率要求不是太高，VCXO是比較好的選擇。 如果確實需要可變頻率低抖動時鐘，則基于PLL的時鐘發生器是最好選擇。 其它知識： 鎖相環的基本組成 鎖相環路是一種反饋控制電路，簡稱鎖相環（PLL,Phase-Locked Loop）。鎖相環的特點是：利用外部輸入的參考信號控制環路內部振蕩信號的頻率和相位。因鎖相環可以實現輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖 相環通常用于閉環跟蹤電路。鎖相環在工作的過程中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電 壓的相位被鎖住，這就是鎖相環名稱的由來。鎖相環通常由鑒相器（PD,Phase Detector）、環路濾波器（LF,Loop Filter）和壓控振蕩器（VCO,Voltage Controlled Oscillator）三部分組成。 鎖相環電路的特點：1）鎖定是無剩余頻差；2）具有良好的窄帶載波跟蹤性能；3）具有良好的寬帶調制跟蹤性能；4）門限性能好；5）易于集成。 |
