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DLL:一般在altera公司的產(chǎn)品上出現(xiàn)PLL的多，而xilinux公司的產(chǎn)品則更多的是DLL，開(kāi)始本人也以為是兩個(gè)公司的不同說(shuō)法而已，后來(lái)在論壇上見(jiàn)到有人在問(wèn)兩者的不同，細(xì)看下，原來(lái)真是兩個(gè)不一樣的家伙。DLL是基于數(shù)字抽樣方式，在輸入時(shí)鐘和反饋時(shí)鐘之間插入延遲，使輸入時(shí)鐘和反饋時(shí)鐘的上升沿一致來(lái)實(shí)現(xiàn)的。又稱數(shù)字鎖相環(huán)。 PLL:使用了電壓控制延遲，用VCO來(lái)實(shí)現(xiàn)和DLL中類試的延遲功能。又稱模擬鎖相環(huán)。功能上都可以實(shí)現(xiàn)倍頻、分頻、占空比調(diào)整，但是PLL調(diào)節(jié)范圍更大，比如說(shuō)：XILINX使用DLL，只能夠2、4倍頻；ALTERA的PLL可以實(shí)現(xiàn)的倍頻范圍就更大畢竟一個(gè)是模擬的、一個(gè)是數(shù)字的。兩者之間的對(duì)比：對(duì)于PLL，用的晶振存在不穩(wěn)定性，而且會(huì)累加相位錯(cuò)誤，而DLL在這點(diǎn)上做的好一些，抗噪聲的能力強(qiáng)些；但PLL在時(shí)鐘的綜合方面做得更好些。總的來(lái)說(shuō)PLL的應(yīng)用多,DLL則在jitter power precision等方面優(yōu)于PLL。 目前大多數(shù)FPGA廠商都在FPGA內(nèi)部集成了硬的DLL（Delay-Locked Loop）或者PLL（Phase-Locked Loop），用以完成時(shí)鐘的高精度、低抖動(dòng)的倍頻、分頻、占空比調(diào)整移相等。目前高端FPGA產(chǎn)品集成的DLL和PLL資源越來(lái)越豐富，功能越來(lái)越復(fù)雜，精度越來(lái)越高（一般在ps的數(shù)量級(jí)）。Xilinx芯片主要集成的是DLL，而Altera芯片集成的是PLL。Xilinx芯片DLL的模塊名稱為CLKDLL，在高端FPGA中，CLKDLL的增強(qiáng)型模塊為DCM（Digital Clock Manager）。 Altera芯片的PLL模塊也分為增強(qiáng)型PLL（Enhanced PLL）和高速（Fast PLL）等。這些時(shí)鐘模塊的生成和配置方法一般分為兩種，一種是在HDL代碼和原理圖中直接實(shí)例化，另一種方法是在IP核生成器中配置相關(guān)參數(shù)，自動(dòng)生成IP。Xilinx的IP核生成器叫Core Generator，另外在Xilinx ISE 5.x版本中通過(guò)Archetecture Wizard生成DCM模塊。Altera的IP核生成器叫做MegaWizard。另外可以通過(guò)在綜合、實(shí)現(xiàn)步驟的約束文件中編寫(xiě)約束屬性完成時(shí)鐘模塊的約束。 PLL是英文Phase Lock Loop的縮寫(xiě)，中文名稱為“鎖相環(huán)”。說(shuō)到頻率信號(hào)的產(chǎn)生我們知道有很多種方法，其中在固定形狀和大小的石英晶體上加電壓就可以產(chǎn)生一個(gè)非常穩(wěn)定的頻率信號(hào)，因此 常常用于高精度儀器上作為基準(zhǔn)頻率使用，早期電腦主板上的外頻通常是由石英晶體直接產(chǎn)生的，通過(guò)倍頻或分頻電路來(lái)獲得不同頻率的信號(hào)讓主板各個(gè)電路協(xié)調(diào)工作，因此在Pentium時(shí)代之前的前輩們?cè)诮oCPU超頻時(shí)往往需要采用更換晶體的方式，費(fèi)力而麻煩。 為了能夠在很寬的范圍內(nèi)隨意產(chǎn)生任何高精度的頻率信號(hào)，PLL電路誕生了。PLL電路的工作原理比較簡(jiǎn)單，它由鑒相器、充電泵、環(huán)路濾波器和一個(gè)振蕩器（VCO）構(gòu)成。PLL電路剛接通電源時(shí)，VCO內(nèi)部由變?nèi)?a href="http://m.qingdxww.cn/keyword/二極管" target="_blank" class="relatedlink">二極管組成的RCL電路開(kāi)始振蕩而產(chǎn)生一個(gè)并不規(guī)范的頻率，該頻率經(jīng)過(guò)分頻電路降頻后被送到鑒相器與石英晶體產(chǎn)生的基準(zhǔn)頻率進(jìn)行相位的對(duì)比，發(fā)現(xiàn)VCO產(chǎn)生的頻率偏離電路設(shè)定時(shí)就根據(jù)偏差的方向由充電泵產(chǎn)生一個(gè)矯正電壓，該電壓經(jīng)過(guò)環(huán)路濾波器后送入VCO內(nèi)的可變二極管上，隨著可變二極管上工作電壓的變化，其內(nèi)部電容容量也會(huì)發(fā)生變化，VCO的振蕩頻率開(kāi)始改變并趨近電路設(shè)定的頻率，一旦兩者頻率信號(hào)的相位同步，鑒相器檢測(cè)出來(lái)的相位誤差就接近0，VCO內(nèi)變?nèi)荻䴓O管兩端的電壓就固定不變，PLL電路就開(kāi)始輸出設(shè)定的頻率信號(hào)并開(kāi)始正常工作了。 由于PLL電路輸出的時(shí)鐘信號(hào)的頻率可以在很大范圍內(nèi)變化，而且調(diào)整速度快，信號(hào)穩(wěn)定，我們只要改變基準(zhǔn)頻率的大小或加入不同的修正電壓就能隨意的改變VCO輸出的頻率大小，也正是因?yàn)镻LL電路靈活方便的特性，現(xiàn)在很多需要產(chǎn)生高質(zhì)量頻率信號(hào)的電路中都能見(jiàn)到PLL的身影。 DLL和PLL是兩個(gè)完全不同的東西，用在不同的地方。 DLL-Delay locked loop用在數(shù)字電路中，用來(lái)自動(dòng)調(diào)節(jié)一路信號(hào)的延時(shí)，使兩路信號(hào)的相位一致（邊沿對(duì)齊），在需要某些數(shù)字信號(hào)（比如data bus上的信號(hào)）與系統(tǒng)時(shí)鐘同步的情況下，DLL將兩路clock的邊沿對(duì)齊（實(shí)際上是使被調(diào)節(jié)的clock滯后系統(tǒng)clock整數(shù)個(gè)周期），用被調(diào)節(jié)的clock做控制信號(hào)，就可以產(chǎn)生與系統(tǒng)時(shí)鐘嚴(yán)格同步的信號(hào)（比如輸出數(shù)據(jù)data跟輸入clock同步，邊沿的延時(shí)不受到電壓、溫度、頻率影響）。PLL--Phase locked loop除了用作相位跟蹤（輸出跟輸入同頻同相，這種情況下跟DLL有點(diǎn)相似）外，可以用來(lái)做頻率綜合（frequency synthesizer），輸出頻率穩(wěn)定度跟高精度低漂移參考信號(hào)（比如溫補(bǔ)晶振）幾乎相當(dāng)?shù)母哳l信號(hào)，這時(shí)，它是一個(gè)頻率源。利用PLL，可以方便地產(chǎn)生不同頻率的高質(zhì)量信號(hào)，PLL輸出的信號(hào)抖動(dòng)（頻域上表現(xiàn)為相噪）跟它的環(huán)路帶寬，鑒相頻率大小有關(guān)。總的說(shuō)來(lái)，PLL的環(huán)路帶寬越小，鑒相頻率越高，它的相位噪聲越小（時(shí)域上抖動(dòng)也越小）。 由于在實(shí)際ADC系統(tǒng)中，采樣系統(tǒng)總的動(dòng)態(tài)特性主要取決于采樣時(shí)鐘的抖動(dòng)特性，如果對(duì)頻率要求不是太高，VCXO是比較好的選擇。 如果確實(shí)需要可變頻率低抖動(dòng)時(shí)鐘，則基于PLL的時(shí)鐘發(fā)生器是最好選擇。 其它知識(shí)： 鎖相環(huán)的基本組成 鎖相環(huán)路是一種反饋控制電路，簡(jiǎn)稱鎖相環(huán)（PLL,Phase-Locked Loop）。鎖相環(huán)的特點(diǎn)是：利用外部輸入的參考信號(hào)控制環(huán)路內(nèi)部振蕩信號(hào)的頻率和相位。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，所以鎖 相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過(guò)程中，當(dāng)輸出信號(hào)的頻率與輸入信號(hào)的頻率相等時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電 壓的相位被鎖住，這就是鎖相環(huán)名稱的由來(lái)。鎖相環(huán)通常由鑒相器（PD,Phase Detector）、環(huán)路濾波器（LF,Loop Filter）和壓控振蕩器（VCO,Voltage Controlled Oscillator）三部分組成。 鎖相環(huán)電路的特點(diǎn)：1）鎖定是無(wú)剩余頻差；2）具有良好的窄帶載波跟蹤性能；3）具有良好的寬帶調(diào)制跟蹤性能；4）門(mén)限性能好；5）易于集成。 |
