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在移動計算時代，片上系統(SoC)的設計已經變得更為復雜，因為在設計過程中面臨著諸多挑戰，如需遵循針對高級流程節點的復雜設計規則，需采用低功率電路設計技術，并放大電路的尺寸。電源完整性是設計方案能被成功簽核的關鍵因素之一。本文介紹了一種新的工具，與其他現有技術相比較，它不僅能將電源完整性分析與簽核的速度提高10倍，同時還能達到類似于集成電路通用模擬程序(SPICE)的準確度。該工具將一套完整的設計實現和簽核工具整合到一起，以便更好地克服在簽核過程中遇到的挑戰，從而實現業內最快的設計收斂流程。 簡介 為了滿足移動計算的各種要求，片上系統的設計變得越來越復雜。隨著消費者開始青睞更小巧、性能更好、電池續航時間更長的設備，設備中所使用的芯片必須能提供更豐富的功能，更低的能耗以及更小的尺寸。對設計工程師來說，這些變化意味著他們在設計過程中必須運用先進的電源技術(例如電源控制開關)、增加知識產權的內容和功能(例如模擬/混合信號宏指令)以及減少設計裕度(例如電源電壓小于1V)。另一方面，產品上市周期變得越來越短，因此在設計周期的最后階段，電源簽核對成功將設計方案送交制造來說至關重要。 至今，可用的電源簽核技術仍未能跟上創新的步伐。例如，一直以來額外的運行時間都是妨礙設計者們完整而全面地進行電源完整性分析和優化的一個瓶頸。然而，現在有一種新工具可以解決這個問題，它利用先進的大規模并行算法和分層結構將電源完整性分析和簽核的速度提高到原來的10倍，同時還能達到類似于SPICE的準確度。另外，作為從芯片到系統的整套流程中的一部分，該工具通過提高整個設計周期的生產力而加速設計收斂流程。 日益復雜的產品設計亟需電源完整性分析新工具 產品設計的復雜度越來越高，產品尺寸越來越小，而且對產品分析的要求也越來越復雜，這增加了完成電源完整性分析和簽核所需的時間。如果使用“平面”設計方法把設計拉平成為高級別的一層，則不足以分析擁有數億實例的超大規模設計。當前的解決方案趨向于將設計分析劃分成與“單點工具”對應的多個部分，這些工具在準確性或易用性方面并不能達到高級片上系統的要求。 另外，由于當前的解決方案是使用單點工具，因此無法有效地評估電源對時序收斂的影響，而時序對電源(VDD)卻是最為敏感的。此外，高級節點設計技術及技巧(如FinFET工藝和三維芯片(3D-IC)封裝)也帶來了新的挑戰。例如，隨著FinFET器件的部署，會因為垂直電流方向、功率密度增加等因素而產生新的電遷移規則。而隨著三維堆疊式芯片的部署，會有電熱協同仿真的新需求。為了讓設計工程師們滿足上市周期和產品質量的相關要求，需要一個涵蓋芯片、封裝以及系統的完整電源完整性分析方案。 完美的電源完整性分析工具需具備哪些功能？ 當出現漏泄增加、溫度變化，或者由于靜態和動態IR壓降造成工作電壓下降等場景時，一項設計可能失敗。無論是對于數百萬門級設計還是對于多顆裸晶而言，能在設計早期階段就對電源和IR壓降約束進行調試并證實其符合要求，是節約寶貴的開發成本和時間的關鍵。換句話說，盡早找到芯片上的“熱點”有助于防止芯片性能下降(圖1)。 為了能更好地支持高級片上系統設計，完美的電源完整性分析工具應具備以下功能： ● 能計算芯片上的漏泄以及開關和內部耗能； ● 能對電源網絡的電源完整性進行分析(IR壓降檢測及電遷移檢測)； ● 能就電路中去耦電容單元和電源控制開關的最佳尺寸和布置方式提供建議，從而對設計方案中的物理實現電流進行優化； ● 能評估IR壓降對包括靜態時序分析在內的設計收斂的影響。 利用在生產過程中已得到驗證的和具備簽核質量的算法和引擎，Cadence公司開發出了一種既能覆蓋整個芯片又能顧及芯片上所有單元的新型電源完整性分析工具(即Voltus集成電路電源完整性分析解決方案)，該工具能提供上述所有功能。它的分析速度比其他同類解決方案快10倍，同時還提供了類似于SPICE的準確度。此外，臺灣積體電路制造股份有限公司(TSMC)已經通過16nm級FinFET工藝對這種工具的性能進行了驗證。因此，工程師們可以相信該工具能夠跨越不同的設計規則而給出準確的分析結果。 大規模并行處理可加快分析速度 與現有的其他技術相比較，Voltus集成電路電源完整性分析解決方案在性能、準確度和設計收斂方面均有所提高。在性能方面，該工具使用先進的大規模并行算法，從而使分析速度比同類解決方案快10倍。 為了進一步體現這種工具的快速分析性能，下面將以早期測試版客戶提供的位于高級流程節點的擁有數億實例的超大規模設計場景為例。在對這樣的超大規模設計進行分析時，如果運用現有的生產流程，分層的靜態和動態電源簽核需要10天左右才能完成；如果采用Voltus集成電路電源完整性分析解決方案，則可以在32個CPU上同時進行分析操作，僅耗時26個小時就可以完成分析工作—速度比原來提高了10倍左右，因此可以提前將設計方案送交制造(圖2)。 來看一個靜態功率分析的案例，在該案例中采用了一個在40nm級節點擁有2700萬個實例的模擬/混合信號芯片。如果利用現有的生產流程，要完成分析將需要58個小時。而如果利用Voltus集成電路電源完整性分析解決方案，則可在8個CPU上同時進行分析操作，僅耗時6個小時就可以完成分析工作，速度提高了10倍左右，并且不會降低準確度。 該工具采用了分層結構，而且分析性能卓越，可以通過計算機網絡進行計算而且容量非常大(最多可以支持10億個實例)。例如，如果一臺單機配有16個CPU，Voltus集成電路電源完整性分析解決方案可在這些CPU上同時進行分析操作。如果單機的數量不止一臺，每臺單機都有多個CPU，而且這些單機連接形成了一個網絡，該工具仍然可以使用其多線程分布式處理技術支持快速電源分析計算。通過分層方法，工程師可以建立電源網絡模型，這是設計層次中較低層的部分，目的是獲取所關注的電源網絡信息。這一模型減小了從頂層所看到的節點總數，鑒于此，與同類解決方案相比，工程師在分析過程中可以運行更多的設計實例(圖3)。 在設計收斂方面，Voltus工具在早期底層規劃和電源規劃階段對電源軌進行分析，以便通過布線布局、工程變更指令(ECO)和芯片與系統的協同設計分析在物理上對電源網絡進行優化。在準確度方面，Voltus集成電路電源完整性分析解決方案采用SPICE級的軌矩陣解算法以及精確的電源網絡電阻電容萃取和實例功率計算/分布。軌矩陣解算法較為復雜，可以在分布在多臺設備上的幾十個CPU上同時進行，提供大型電源網絡的高準確度模擬。 整個簽核流程的一部分 Voltus集成電路電源完整性分析解決方案是Cadence公司提供整個簽核和設計收斂流程的一部分。該工具的作用與獨立的電源簽核工具類似。但它集成了很多其他組件，給設計工程師們提供了一個從芯片到系統的多產快速的設計收斂流程。 早期電源軌分析 在傳統的設計流程中，工程師布完線之后，會進行電源簽核分析，以評估電源網絡設計方案的可行性。但是，如果在布完線之后才對設計方案的電源完整性進行分析，而且在分析之后發現了問題，則需要耗費更長的時間來解決問題，甚至可能無法解決。Voltus集成電路電源完整性分析解決方案可以避免上述問題，因為它同時還集成了Cadence Encounter數字實現系統，使設計工程師們可以將電源網絡設計挪到物理實現的早期階段。早期電源軌分析考慮了底層規劃信息，以及電源網絡金屬元件的大小和位置。如果工程師必須將兩個功能區塊放到一起(而且兩個區塊均十分活躍)，則該集成解決方案可以提供關于如何實現最佳布線的指導建議。良好的早期軌分析結果將會推進電源簽核，更快地匯聚，從而加快設計收斂。 現實環境中的峰值功率分析 如果像IR壓降和電遷移這樣的電源完整性問題沒有得到解決，可能會導致硅故障。通過在現實環境中進行電刺激分析可以提高分析結果的準確性，特別是在長時間內考量芯片的行為，以及在活躍度增加的情況下觀察峰值功率消耗發生的位置時更是如此。 Cadence公司Palladium平臺提供的“深循環”動態功率分析(DPA)功能支持在現實環境中進行電刺激分析，得益于此，Cadence Palladium仿真技術與Voltus解決方案的結合能夠實現高準確度的集成電路電源完整性分析(圖4)。 統一的電子簽核 時序對電源最為敏感。因此，如果電源網絡實例中缺乏準確有效的電源值則會引發設計防護頻帶，也就增加了靜態時序中的負面因素。由于Voltus集成電路電源完整性分析解決方案集成了CadenceTempus時序簽核解決方案，設計工程師們就可以使用統一的功率和時序分析收斂系統。集成解決方案將靜態時序分析的準確率提高了3個百分點，減少了時序中的負面因素，并且在芯片上生成了更符合現實使用環境的壓降。 芯片-封裝-印刷電路板協同仿真與分析 為了防止封裝過程中的熱崩潰以及在芯片上和在印刷電路板階段出現的其他電源完整性問題，該工具集成了Cadence Allegro Sigrity技術，提供芯片-封裝-印刷電路板協同仿真與分析功能。該集成解決方案提供了針對電源網絡中芯片和電路板的準確分析，同時還支持像三維芯片那樣的先進封裝技術。通過同時使用這些工具，工程師們就能夠加快系統級電源完整性分析和簽核的速度(圖5)。 總結 復雜度更高、耗時更長的電源完整性分析需要采用更高效的分析工具。人們對移動應用及物聯網應用的需求對產品的上市周期和性能提出了更高的要求。通過使用先進的大規模并行算法、大容量分析(最多能支持10億個實例)和分層結構，Voltus集成電路電源完整性分析解決方案的電源簽核速度比同類解決方案快10倍。該解決方案集成了其他關鍵的時序分析、物理實現、仿真和封裝工具，形成了一個簽核生態系統，為業界提供了最快的設計收斂流程。 |
