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構建高速下一代網絡通信設備的設計團隊都會面臨存儲器帶來的一系列制約因素。一些設計方案中僅使用片上存儲器，而這種存儲器本身容量有限，而且還會占用本可用于實現計算或其他功能的硅片面積。更加復雜的應用需要使用外部存儲器，而且在如今的處理速率下，需要以盡可能高的隨機訪問速率訪問存儲器。傳統的存儲器接口由于速度慢、時延長、引腳數目多，會對性能造成負擔。因此，傳統的使用外部存儲器的設計方案已經到達了收益遞減階段。 串行協議及標準打破I/O瓶頸 放眼當今所有可用的最新片上系統(SoC)，除了針對傳統存儲器IC的接口外幾乎所有的接口都是串行的。展望未來，向串行存儲器的過渡也已經開始，因此，是時候決定支持哪些串行接口協議了。所有接口都可被劃分為物理層或PHY，傳輸協議或物理編碼子層(PCS)，以及事務層或命令集標準化工作可以在各級分別進行。 關于串行PHY，行業標準組織光互連論壇(OIF)于2011年9月發布了通用電氣接口I/O(CEI)標準，其中包括CEI-11標準(參考文獻1)。而OIF等標準制定組織則需要三到五年的時間來制定信道模型，設置時鐘和抖動預算，確定電信號編碼以及鼓勵生態系統開發。因此，這些標準正在被廣泛應用到一系列應用中。 事實上，Giga Chip接口(GCI)(參考文獻2)、Interlaken Look-Aside(ILA)(參考文獻3)及混合存儲器立方體接口(HMC)(參考文獻4)這三種串行存儲器接口協議已經采用了CEI-11物理定義，如圖1所示。設計團隊有望在將來看到這些協議同樣符合CEI-255標準。三種串行協議的功能和主要特點如圖2，這些協議分別針對不同的應用和市場，如表1所示。 《電子設計技術》網站版權所有，謝絕轉載 因此，設計人員無需為多種用途專門開發三種不同的接口解決方案。相反，主處理器能夠將運行在同一物理層上的兩個或兩個以上協議整合在一起。接口不必受存儲器限制，但也能用于一般的串行I/O，賦予了系統設計人員最大的靈活性去解決一系列廣泛的市場應用問題。 盡管可以多路復用多個協議，但是深入探究我們會發現還是存在明顯的性能差異。將其他應用中使用的協議用在點對點應用(例如一個高性能存儲器接口)中會導致不必要的開銷和延遲。就近期而言，為了支持不同制造商生產的器件及性能水平，可能需要讓SoC處理器包含上述三種串行協議。如果客戶想要整合成兩個或一個接口，那么，只有GCI能夠為所有用于高性能網絡線卡上的存儲器訪問模式提供一種高效率的串行協議。 了解網絡線卡的要求 根據所實施的功能，網絡應用一般包括三種存儲器訪問模式。第一種是緩沖應用，讀寫比率固定為1:1，數據存留時間短。數據包到達后需要存儲一小段時間，才能被派發到下一個節點。根據終端市場的不同，在隊列中數據包緩沖區可能具有也可能不具有糾錯功能。如果由于某種原因數據包被損壞，網絡中一般自帶丟棄該數據包并觸發從源頭重發的選項。數據包緩沖過程的類型包含封包低于64B的高封包到達率類型，和大型或特大(9KB)封包發送的長持續大象流(elephantflow)類型。效率是非常重要的，但支持各種報文大小的能力也是必要的。圖3比較了數據包緩沖應用中的數據傳輸效率，包括所有必要的命令和傳輸開銷。 《電子設計技術》網站版權所有，謝絕轉載 存儲器的第二個重要用途就是查找應用。在查找應用中，表格會偶爾被寫入和更新，但卻以極高的隨機速率進行讀取，且訪問范圍很小(約4～8個字節)。對包頭處理來說，這可能是針對每個封包的多次查找。數據持續時間長，且由損壞導致的任何中斷都會使通信流發生中斷。在大多數情況下，查找表會使用錯誤校正碼(ECC)，以保護存儲器中的內容。DRAM存儲器的隨機訪問速率往往要低于單個40G端口的封包到達率。為了模擬一個更加快速的查找表，可以制作多份表格副本，然后用循環方式訪問這些副本。兩個表格副本的表格復制，效率還相當高，如果復制數量超出兩個，則效率會迅速降低，從而限制了該技術的有效性。這也就凸顯了查找應用對高訪問速率存儲器器件的需求。 僅考慮查表應用的串行接口時，回傳或讀取通道就成為了瓶頸，因此，實現回傳通道傳輸效率最大化就成了重中之重。圖4描述了三種不同協議下的數據回傳效率。 包頭處理中的第三個應用要求進行真隨機讀寫訪問。在過去，只有SRAM能夠實現這一性能。而如今，MoSysMSR720擁有創新型存儲體沖突解決(Bank-Conflict Resolution)邏輯，使其能夠對任意地址進行同步讀寫訪問，同時還可維持完整的數據一致性。查找與隨機訪問這兩種功能需要高效率和小數據字傳輸，可以通過GigaChip接口來解決這些問題。如表1所示，GCI的CRC位是以每幀為基礎進行的，因此將小數據字傳輸的開銷降到了最低。GCI可以用最少的開銷支持最低的有效載荷，是小型訪問傳輸的理想選擇。 《電子設計技術》網站版權所有，謝絕轉載 電路板級的最佳節約方案 目前為止，存儲器向串行接口轉變的前提突出了性能優勢，但同時也節約了大量成本。很簡單，高效串行數據傳輸增加了每個引腳的帶寬密度，轉而減少了引腳數量，并降低了電路板復雜度和每位傳輸消耗的能量。串行接口具有低功耗優勢，因此還可以從整體上降低熱量輸出。 串行互連的電路板布局方案可以減少被路由的信號數量，進而減少電路板疊層結構中的層數。同時，這也降低了電路板的銅消耗量，并縮小了電路板的面積，進而顯著地降低了成本。串行通信還可以實現更遠距離的互連，使熱與機械問題與主機分離開來。總而言之，串行通信的效率和性能可以讓設計方案更具成本效益。 但遺憾的是，串行解決方案的實施卻一直受到流言的阻礙，其中流傳最廣的就是串行化/解串行化延遲、功耗和誤碼率。而串行接口在存儲器應用中的出現和使用證明了串行解決方案的可行性。MoSys推出的第二代帶寬引擎(Bandwidth Engine)IC(BE-2)進一步打破了這些對串行解決方案的誤解，BE-2的讀取延遲僅為12ns，與最高性能的低延遲DRAM可比。但一個副效應就是增加了緩沖需求，進而增大了延遲，使之陷入一個惡性循環。因此，存儲器和接口的延遲都會在很大程度上影響到系統的整體設計。 盡管傳統的SRAM也可能具有低延遲的特點，但BE-2能夠在有效的讀寫速率下實現連續數據回傳，且該速率要高于SRAM許多倍。從內部來看，BE-2的創新型Bandwidth Engine架構能夠支持16路并發存儲器訪問。而這一性能僅可在具有串行接口的主機上實現。相比之下，傳統SRAM盡管具有低延遲的優點，但其訪問和帶寬仍受限于并行總線接口，同時，傳統SRAM也缺乏容納多條100G鏈路所需的空間。簡而言之，對于高效的高吞吐量網絡應用來說，串行解決方案可以為數百G系統提供唯一的發送通道(如圖4所示)。而三種串行協議中，GCI協議的數據回傳效率最高。 對于給定的制造技術來說，更高性能就意味著要增加功耗。在這種情況下，功率也許較高，但功率性能比卻較低。而GCI協議的高傳輸效率會帶來相應的高能源利用效率，并提供產生高吞吐量的方法。甚至對于那些使用多芯片模塊技術(包含內置存儲器)制成的SoC來說，也可從高效串行接口中受益。正如我們上面提到的，串行解決方案能夠減少引腳數量，并降低電路板復雜度、面積和成本。 隨著數據速率的提升和電信號電平的降低，無論接口是串行還是并行，抽樣數據位錯誤的可能性增加了。對于在高頻率下運行的網絡接口來說，即使使用的是并行接口也需要進行一些錯誤校驗和處理。而憑借高數據速率和更遠距離的傳輸，串行接口中往往配置了確保數據完整性的機制。GCI可通過重放機制實現自動錯誤恢復；對于那些不耐網絡抖動的應用來說，GCI還可提供主機錯誤恢復功能。CEI接口的低誤碼率加上GCI的錯誤校驗和恢復功能就形成了一個強大的解決方案，適用于各種運營商級和企業級應用。 《電子設計技術》網站版權所有，謝絕轉載 性能最高的網絡存儲器解決方案 MoSys推出的Bandwidth Engine滿足了各種不同的系統設計要求，其高性能、串行連接的分立式IC器件與配套的處理器相結合，得以使網絡解決方案發揮出最佳效力。其內部并行式架構設計可實現每秒60億次訪問，比傳統的網絡存儲器要高六倍。這使之成為網絡設施硬件中包頭處理的理想解決方案。使用GCI協議的串行I/O效率，能夠使器件在最廣泛的有效載荷大小范圍內實現這一水平的性能。 高系統可靠性 除了錯誤防護接口和ECC防護存儲器陣列外，Bandwidth Engine架構還支持智能錯誤管理功能。該功能可提升運營商級與企業級網絡設備的數據傳輸質量和可靠性，而特別之處在于，該功能還可預先制止錯誤。其自檢與自我修復技術能夠檢測、移除并替換低于基線閾值的存儲區域。這樣一來，可以降低不可挽回的多位誤碼風險。此外，BandwidtEngine架構還支持后臺內置自測試(BIST)、存儲器刷洗(memory scrubbing)和存儲器熱備份(memory sparing)，同時還能夠進行持續自我修復。 結論 同時支持三種協議使設計人員得以調整外部元器件來實現系統的價格/性能目標。這樣一來，設計團隊就可以實現高重復利用度，從而減少整體設計工作量，縮小硅片面積，加快設計周期，并賦予最終產品更佳的靈活性，從而應對更大、更廣范圍內的終端用戶市場。 對于高吞吐量網絡設施硬件來說，串行芯片對芯片協議提供了唯一的可伸縮方法。GCI、ILA和HCM三種協議各自都針對不同的應用和使用實例進行了優化，但也可在處理器上將這三種協議結合在一起以實現最終所需的靈活性。GigaChip接口可以提供最好的顆粒度，最適合用于處理封包頭，但也并不排除其在較高負載應用中的使用。GCI可以提供一個最優的點對點解決方案，并可為未來的高速率鏈路提供可伸縮性能。相比之下，傳統的存儲器解決方案已經到了性能伸縮性收益遞減階段。 1. The Optical Internetworking Form,“Common Electrical I/O (CEI) – Electrical and Jitter Interoperability agreements for 6G+ bps, 11G+ bps and 25G+ bps I/O,”September, 2011, pp. 165-201. Available online at:http://www.oiforum.com/public/documents/OIF_CEI_03.0.pdf 2. The GigaChip Alliance, online at: http://www.gigachipalliance.com/ 3. The Interlaken Alliance, online at: http:/ /www.interlakenalliance.com/ 4. The Hybrid Memory Cube Consor tium,online at :http://www.hybridmemorycube.org/ |
