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作者：美高森美公司通信垂直營(yíng)銷總監(jiān)Nilam Ruparelia 雖然推動(dòng)業(yè)界向小型基站轉(zhuǎn)變的因素眾多，但可能最重要的是，消費(fèi)者想要隨時(shí)隨地都能快速有效地連接到服務(wù)提供商，而服務(wù)提供商需要做的就是找到更具成本效益的方法來為他們的用戶提供所需要的高帶寬。方法之一如圖1左邊所示，就是在集中式和標(biāo)準(zhǔn)化服務(wù)器硬件中利用現(xiàn)有的高速光纖互連來加強(qiáng)無線基站的基帶處理。使用光纖和標(biāo)準(zhǔn)通訊信道(例如CPRI)連接遠(yuǎn)程無線電頭端(Remote Radio Heads, RRH)的連接已完成。可以接入到他們自己的光纖的運(yùn)營(yíng)商可能發(fā)現(xiàn)這個(gè)方法具有高成本效益。使用標(biāo)準(zhǔn)服務(wù)器有可能使得運(yùn)營(yíng)商將某些處理功能轉(zhuǎn)移到更接近消費(fèi)者，從而提供新的特性和營(yíng)收來源。 另一個(gè)方法就是小型基站，如圖1右側(cè)所示，使用了幾種不同類型的蜂窩(故常被稱為異構(gòu)網(wǎng)絡(luò))來提供不同的覆蓋范圍。這些基站將無線電前端和基帶后端功能結(jié)合在集成的小型空間內(nèi)，無需安裝昂貴的無線電塔。這使它更容易部署附加容量到快速增長(zhǎng)的區(qū)域，或者覆蓋沒有被大型無線電塔覆蓋的盲區(qū)。較小的覆蓋區(qū)域可能無需使用高速光纖來連接網(wǎng)絡(luò)，而且可能利用其它現(xiàn)有的銅纜連接用于回程。 
圖1：集中式網(wǎng)絡(luò)與小型基站網(wǎng)絡(luò)的比較 在這樣的部署下，小型基站比更集中的方法有完全不同的DSP要求。 實(shí)施小型基站的DSP要求 DSP處理器供應(yīng)商傾向于將開發(fā)工作集中在像家庭基站(Femtocell)這樣的最大批量的市場(chǎng)上。這些設(shè)備的范圍較小，通常位于住宅內(nèi)或在一個(gè)戶外熱點(diǎn)內(nèi)，這意味著容易部署，且可提供擴(kuò)展而無需無線電塔的占用空間。家庭基站對(duì)成本、占用空間和功率最為敏感，因而集成式解決方案往往成為首選方案。通常在Femto級(jí)的設(shè)備中，單個(gè)DSP就是一個(gè)主要處理器件，并且在單一處理器件中結(jié)合了無線電相關(guān)功能和基帶功能。 當(dāng)轉(zhuǎn)變到Pico級(jí)和Micro級(jí)設(shè)備時(shí)，便需要更多的覆蓋范圍、更大的處理功率、和各種不同的接口。典型設(shè)計(jì)會(huì)利用或許來自現(xiàn)有Femto方案的DSP，然后采用SoC FPGA來增強(qiáng)，以提供額外的DSP能力和承擔(dān)系統(tǒng)管理和橋接或接口功能。 隨著SoC FPGA的DSP能力不斷發(fā)展，已使其成為DSP處理器的合適配套器件。例如，F(xiàn)PGA能夠?qū)崿F(xiàn)并行DSP管線(pipeline)，從而進(jìn)行管理，提供滿足實(shí)時(shí)帶寬需求的高效能方案，這對(duì)于由DSP處理器提供的更多串行處理方法是一個(gè)極佳的補(bǔ)充。基于閃存的FPGA還可提供具有更低靜態(tài)功耗的DSP能力，因?yàn)镕PGA架構(gòu)配置了非易失性單元，所以每個(gè)單元的泄漏電流比基于SRAM的 FPGA減小1000倍。低靜態(tài)功耗是重要的，因?yàn)閷?duì)于小型基站部署來說，電力是非常珍貴的。SoC FPGA提供附加的橋接、緩沖、轉(zhuǎn)化和安全能力，可以滿足小尺寸、低成本和小型空間的關(guān)鍵要求。 使用美高森美SmartFusion2 SoC FPGA的設(shè)計(jì)案例如圖2所示。SoC FPGA管理網(wǎng)絡(luò)接口，通過JESD204X接口連接到外部ADC/DAC，并分擔(dān)DSP中被卸載的關(guān)鍵前端DSP功能提供硬件加速。能夠分擔(dān)DSP中各種物理層功能，例如峰值因素衰減(Crest factor Reduction, CFR)，并在SoC FPGA上實(shí)現(xiàn)它們，就可以釋放出巨大的帶寬。
圖2：使用美高森美SmartFusion2 SoC FPGA和DSP的小型基站設(shè)計(jì)。 而且，在SoC FPGA上實(shí)現(xiàn)的網(wǎng)絡(luò)接口和橋接功能，如CPRI或以太網(wǎng)，可以使小型基站能夠與各種回程網(wǎng)絡(luò)連接。這只是在DSP和SoC FPGA之間如何劃分內(nèi)存、處理和接口管理來改進(jìn)整個(gè)系統(tǒng)設(shè)計(jì)的案例之一而已。 小型基站方案必須滿足安全要求。例如，保護(hù)小型基站設(shè)計(jì)的知識(shí)產(chǎn)權(quán)(IP)，防止逆向工程或復(fù)制是至關(guān)重要的。片上(On-chip)嵌入式架構(gòu)(fabric-embedded)的配置存儲(chǔ)器和加密位流(bit stream)編程可以自動(dòng)保護(hù)設(shè)計(jì)IP，即便在一個(gè)不安全設(shè)施中進(jìn)行生產(chǎn)期間，IP也受到保護(hù)。額外的安全性問題之所以會(huì)發(fā)生，是因?yàn)樾⌒突驹O(shè)備部署在一個(gè)難以進(jìn)入的位置上，例如在一個(gè)大的無線電塔或集中式設(shè)施，因而難以獲得保護(hù)免受入侵。在一些較易進(jìn)入的位置上，設(shè)備需要主動(dòng)的篡改防護(hù)，并免受先進(jìn)入侵技術(shù)使用邊信道(side-channel)攻擊，如差分功率分析(Differential Power Analysis, DPA)。這里，我們推薦針對(duì)配置和位流加載的內(nèi)置防篡改能力和DPA-resistant算法。網(wǎng)絡(luò)接口也可成為攻擊來源，因此FPGA必須具有確保遠(yuǎn)程更新(例如通過加密和驗(yàn)證配置位流)的特性，并實(shí)現(xiàn)安全的啟動(dòng)功能(防止受到試圖替換CPU啟動(dòng)代碼的攻擊)。 支持安全啟動(dòng)在小型基站設(shè)計(jì)中被視為全球主要運(yùn)營(yíng)商的一個(gè)要求，因?yàn)樾⌒突救菀资艿轿锢砉粢约盎诰W(wǎng)絡(luò)的攻擊。假如小型基站的啟動(dòng)代碼能夠被盜用，例如被攻擊者安裝了隱匿程序(rootkit)，而這些程序存留在啟動(dòng)順序后或甚至在啟動(dòng)代碼遠(yuǎn)程更新后，網(wǎng)絡(luò)的其余部分便會(huì)更易受到進(jìn)一步攻擊和利用。潛在的機(jī)密數(shù)據(jù)損失(可能是數(shù)百萬客戶的信用卡交易)，不管是對(duì)需要保護(hù)客戶數(shù)據(jù)安全的企業(yè)，還是保護(hù)企業(yè)的客戶機(jī)密數(shù)據(jù)的小型基站設(shè)備公司來說都是災(zāi)難性的。美高森美的參考設(shè)計(jì)演示了安全啟動(dòng)來簡(jiǎn)化設(shè)計(jì)中實(shí)現(xiàn)過程。 使用SoC FPGA來實(shí)現(xiàn)數(shù)字前端功能 最常見的從DSP卸載到SoC FPGA的功能就是那些與小型基站的數(shù)字前端(Digital Front End, DFE) 部分相關(guān)聯(lián)的功能，例如數(shù)字上變頻(Digital Up Conversion, DUC)、數(shù)字下變頻(Digital Down Conversion, DDC)和數(shù)字預(yù)矯正(Digital Pre-Distortion)和峰值因數(shù)衰減(Crest Factor Reduction, CFR)。 當(dāng)運(yùn)行在它們的非線性區(qū)域中時(shí)，通過減少所產(chǎn)生的失真，DPD可用于增加功率放大器的效率，使用DPD可以提供多達(dá)30-40%的效率增益。典型的DPD方案可使用大約100個(gè)大型SRAM模塊、5K到7K的LUT、和20個(gè)DSP模塊來支持大約40 MHz的聚合帶寬。 DUC濾波器向上變頻基帶信號(hào)到更高的采樣頻率，而且可以在傳送到DAC之前用作CFR或DPD功能的輸入以進(jìn)行傳輸。DUC還可通過包含混頻級(jí)，將多載波結(jié)合到復(fù)合信號(hào)中。典型的DUC方案使用20~40個(gè)DSP模塊、1~2個(gè)大型SRAM模塊，以及4K~6K的LUT，取決于所支持的聚合帶寬(通常在20~40 MHz)。 DDC使用ADC輸出，在輔助RF信號(hào)處理功能之后，完成濾波和輸入RF采樣頻率向下變頻到基帶處理采樣頻率。DDC還可以實(shí)現(xiàn)頻率變換，將多載波系統(tǒng)的每一載波轉(zhuǎn)換到合適的基帶，以便進(jìn)行解調(diào)。DDC方案通常需要25~50個(gè)DSP模塊、1~2個(gè)大型SRAM，以及3K~6K的LUT來實(shí)現(xiàn)約20~40 MHz的聚合帶寬。 在無線通訊中CFR可用來限制信號(hào)傳輸?shù)膭?dòng)態(tài)范圍。CFR通常與DPD結(jié)合在一起，這是因?yàn)橛蒀FR產(chǎn)生的較小動(dòng)態(tài)范圍簡(jiǎn)化了用于DPD的線性化過程。典型的CFR方案假設(shè)聚合帶寬在20~60 MHz，需要40~80個(gè)DSP模塊、20~30個(gè)大型SRAM模塊，以及6K~8K LUT。 使用并行流水線方法來實(shí)現(xiàn)以上功能是一種常見的技術(shù)，可在DSP導(dǎo)向FPGA設(shè)計(jì)中優(yōu)化性能和功率效率。當(dāng)需要高帶寬時(shí)，多個(gè)計(jì)算“管線”可以并行方式運(yùn)行。而每一管線的時(shí)鐘頻率還可以經(jīng)調(diào)節(jié)來提供額外的效率，將管線吞吐量調(diào)整到網(wǎng)絡(luò)的實(shí)時(shí)需求上。在這樣的方案中，SoC CPU可以負(fù)責(zé)管理和分配計(jì)算帶寬來自動(dòng)匹配外部DSP需求，這樣外部DSP便可以專注于處理功能而不是管理功能。 通過低功率特性來擴(kuò)展功率效率 功率效率也可以來自現(xiàn)代FPGA器件提供的其它低功率特性。例如，相比使用 “軟”實(shí)施的功能，通過專用硬件實(shí)現(xiàn)的固定功能具有比較低的功率特性。包含專用ARM Cortex-M3級(jí)CPU的SoC FPGA和大量相關(guān)的周邊設(shè)備(串行接口、計(jì)時(shí)器、DMA和DDR控制器)的SoC FPGA具有超過軟功能方案的顯著低功耗優(yōu)勢(shì)。在許多情況下，當(dāng)大量的較高功耗芯片間(inter-chip)通信(在單獨(dú)的FPGA和MCU情況下)被較低功耗的芯片內(nèi)通信(在SoC FPGA情況下)取代時(shí)，SoC FPGA方案便較使用FPGA和單獨(dú)MCU的方案更節(jié)能。 功率效率還可以來自用于實(shí)施FPGA配置存儲(chǔ)器的技術(shù)。使用嵌入在FPGA架構(gòu)中的非易失性配置存儲(chǔ)器的FPGA具有非常低的靜態(tài)電流，這是由于基于閃存的配置單元固有的低電流需求。如圖3所示，典型的SRAM配置單元通過六個(gè)晶體管使用有源電源來保持狀態(tài)信息。泄漏電流存在于整個(gè)單元中，從電源到地，并且沿著位線(bitline)。與此相反，基于閃存的配置單元僅使用單個(gè)晶體管，不需要有源電源來保持它的狀態(tài)，表現(xiàn)出泄漏電流減小了1000倍。
圖3：SRAM單元與閃存單元的泄漏電流比較 某些SoC FPGA如SmartFusion2，還包含了嵌入式SRAM(64KB)和嵌入式非易失性存儲(chǔ)器(高達(dá)512KB)，另有更小的基于架構(gòu)的內(nèi)存模塊。使用嵌入式SRAM來保持大DSP數(shù)據(jù)集，通常比大量小型分布式存儲(chǔ)器更節(jié)能，因?yàn)樗嗽诨诩軜?gòu)的方案中所需的數(shù)以百計(jì)中間信號(hào)。這消除了與驅(qū)動(dòng)數(shù)百片上信號(hào)相關(guān)的動(dòng)態(tài)電流。能夠存儲(chǔ)大量片上非易失性數(shù)據(jù)也降低了整個(gè)系統(tǒng)功率需求，因?yàn)樗鼰o需額外的串行閃存，而這通常需要額外的10~15mA的工作電流。 在以通信為導(dǎo)向的設(shè)計(jì)中，串行接口是一種普遍存在的元素，通常在需要橋接和接口轉(zhuǎn)換時(shí)用到。可惜的是，在這些設(shè)計(jì)中串行接口可能成為大電流消耗的來源。當(dāng)設(shè)計(jì)高速串行器/解串器模塊時(shí)，在專用邏輯(如硬PCIe控制器)中實(shí)現(xiàn)高級(jí)功能改進(jìn)了功率效率，這和使用低功耗架構(gòu)一樣。例如，SmartFusion2 SoC FPGA中使用的SERDES架構(gòu)可達(dá)到低至如在PCIe x4 Gen1方案中使用5G SERDES的13mW/Gbps/Lane功耗水平。 用于小型基站網(wǎng)絡(luò)的SoC FPGA 向更異構(gòu)和分布式無線基礎(chǔ)設(shè)施的演進(jìn)正在進(jìn)行中并快速發(fā)展。在各種級(jí)別的小型基站網(wǎng)絡(luò)部署中，SoC FPGA提供了靈活性和功率效率來實(shí)現(xiàn)所需要功能范圍。在某些方案中，對(duì)于尺寸、功率和成本約束最嚴(yán)格的系統(tǒng)，SoC FPGA可以單獨(dú)實(shí)施；而在更大型、更多特性和以性能為導(dǎo)向的方案中，SoC FPGA則可作為基于DSP設(shè)計(jì)的硬件擴(kuò)展來實(shí)施，以改進(jìn)靈活性和功率效率。美高森美SmartFusion2等基于閃存的SoC FPGA具有固有的低功耗特性，例如顯著降低的靜態(tài)電流、硬CPU、功率優(yōu)化SERDES和大型片上NVM以及SRAM模塊，為小型基站提供了必要的低功率、小尺寸、處理靈活性和安全性。 |
