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Mentor Graphics Corp.與 TSMC（臺灣積體電路制造股份有限公司，簡稱臺積電）達成10nm 的合作協議。為滿足用于早期客戶的測試芯片和IP（互聯網協議）設計起動的10納米鰭式場效晶體管 (Fin Field-Effect Transistor；FinFET) 的工藝要求，已經改進了物理設計、分析、驗證和優化工具。基礎架構包括 Olympus-SoC 數字設計系統， Analog FastSPICE (AFS)平臺（含AFS Mega）和 Calibre 結束解決方案 ( Calibre signoff solution )。 TSMC 設計基礎架構營銷部 (Design Infrastructure Marketing Division) 高級總監 Suk Lee 表示：“TSMC 和 Mentor正在進行廣泛的工程工作，以便讓雙方的客戶都能很好地利用先進的工藝技術。每一個節點都需要進行許多創新才能滿足新的物理要求、提高客戶設計賦能 (design enablement) 的精確度，與此同時性能更優、轉回時間更短。” Calibre 提供布線形狀的全色彩能力，以幫助設計者指定符合10納米規則要求的設計艙(cockpit)之外的色彩分配。針對定制集成電路布線圖，改進后的Calibre RealTime 產品能進行互動的色彩檢查，同時利用芯片廠認可的Calibre結束平臺能使用所有定制布線工具進行設計。 針對10納米 FinFET 設計，Mentor 和 TSMC 還改進了Calibre 填充解決方案。Calibre YieldEnhancer 中 SmartFill ECO 的功能支持“隨時填充 (fill-as-you-go)”工作流，以確保IP和其它設計模塊在設計過程中都能準確地呈現。當部分設計被修改時，SmartFill ECO功能能重新填充僅受影響的那部分，從而最小化轉回時間 (turnaround time)。同樣的，為在諸如TSMC10納米這樣的先進工藝節點上維持設計層級實現高效的布線后模擬， Calibre LVS 也被改進了。 兩家公司還聯手調整了 Mentor Olympus-SoC 的布線和路由系統讓它能滿足 TSMC 的10納米 FinFET 的要求。為了能用于10納米 FinFET，數據庫、布線、時鐘樹合成、提取、優化和路由引擎都做了重大的改進。 為了確保10納米 FinFET 設備的準確的電路模擬，Mentor 與 TSMC 合作讓 BSIM-CMG（伯克利共多柵極晶體管）和 TMI 模型在 Analog FastSPICE 平臺（如AFS Mega）上能用于高速設備和電路層模擬。Calibre xACT 提取產品和 Calibre nmLVS 產品也支持新的10納米 FinFET 模型。 因Mentor 和 TSMC在設計賦能方面的合作讓客戶取得成功的案例，將于9月30日在San Jose Convention Center（圣若澤會展中心）舉行的TSMC的開放創新平臺生態系統論壇(Open Innovation Platform Ecosystem Forum)會議上講述。了解詳情，請登錄TSMC網站 www.tsmc.com 。 |
