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新材料和新晶體管結構有可能把摩爾定律延伸至1.5nm，因此IC制造商有非常大的可能性使芯片的制造工藝達到10nm，但是要進入7nm及以下將會面臨許多挑戰。最大的問題是至今沒有達到7nm，能不能達到5nm更是問題，至于3nm那是不可預知的。 產業路線圖 IMEC的最新路線圖是下一代晶體管結構在7nm時，會優先采用III V的finFET結構。 如果產業真的進入10nm以下，肯定不像以前那樣僅是簡單地縮小柵的長度。根據目前的情況，進入7nm時將采用新的晶體管結構、新的溝道及互連材料，同時也包括開發不同于現在應用的新設備及材料。 從技術角度來看，目前在研發階段有可能進入7nm與5nm，但也面臨著挑戰。一個不可逾越的挑戰是設計和制造芯片必須滿足成本及功耗的要求，另一個挑戰是如何選擇正確的技術路線，因為路線圖有許多不同的版本。實際上，在以前許多版本的路線圖中，下一代晶體管的候選者在7nm時是高遷移率或者III V finFET。 現在有許多候選者都試圖突破路線圖，如IMEC的最新路線圖是在7nm時會優先采用III V的finFET結構，即下一代晶體管結構會在7nm時提早出現，但也可能被推遲至5nm時。在7nm時有三種主流的晶體管結構候選者，即環柵FET、量子阱finFET及SOI finFET。按照IMEC的說法，環柵FET會優先，不過目前來講誰會勝出為時太早。同樣，鍺或者III V族材料都應該是7nm時溝道的首選材料之一。 基于IMEC及IMEC合作伙伴路線圖，產業有可能在2018年進入7nm時代。不必驚奇，他們都希望能解決芯片尺寸繼續縮小的問題，或許這將真的是摩爾定律的終點。問題是不管未來7nm能否達到，或是會有一些推遲，整個產業的前進步伐己不可能再是每兩年前進一個節點。 在10nm以下無論制造成本及設計費用都會大幅上升，全球只有少數幾家制造商有能力繼續跟蹤，因此產業界必須互相加強合作。三星電子半導體研發中心副總裁E.S.Jung說，在他的研發中心正同時開發三個節點，目標是1.5nm，如何能實現？這需要設備、材料及開拓創新，并且三星不可能自己單干。 幾種選擇 下一代晶體管結構的候選者之一是采用高遷移率的finFET，而鍺或者III V族也是熱門的候選者。 近期對于下一代芯片的路線圖是清晰的，即采用finFET及平面的FD SOI技術縮小到10nm，由于在7nm時開始失控溝道中的載流子，所以必須要采用新的晶體管結構。 下一代晶體管結構的候選者之一是采用高遷移率的finFET，例如采用III V族作溝道材料，包括在PFET時采用鍺Ge作為溝道材料及在NFET時采用InGaAs作溝道材料。IMEC的工藝高級副總裁An Steegen認為，在鍺材料方面己經取得不少進展，而III V族材料由于材料的相容性尚有許多工作要做。 事實上，由于III V族材料的挑戰性可能被推遲至5nm，而在7nm時鍺或者III V族仍是熱門的候選者。顯然由于這些材料具有更窄的禁帶寬度，有可能產生漏電流問題，但是這些問題不會阻礙這些材料在近期被用作源與漏的材料。 隨著IIIV族finFET可能被推遲，下一步7nm怎么辦？IMEC在權衡多種晶體管結構方案，即環柵結構、量子阱finFET及SOIfinFET之后，IMEC決定采用環柵finFET，對于此種結構需將鰭進行根切，然后在柵周圍填充絕緣體介質，基本上都填在溝道的下面，如納米線一樣。 在7nm時的溝道材料，IMEC己經收窄到兩種選擇：一種是對于PFET采用80%的鍺組分；另一種是對于PFET采用25%至50%鍺的混合物，以及對于帶有引變relaxed buffers的NFET采用0至25%的鍺材料。顯然，從材料的相容性上看，鍺是完美的候選者。通常硅器件的工作電壓為0.8伏與0.75伏，而鍺器件為0.5伏，既能保證器件的功能，又能通過更低的Vdd降低功耗。 在小于7nm、5nm時有以下多種結構供選擇：環柵、量子阱、SOI finFET、III V finFET以及垂直納米線。我們正期待垂直納米線結構的到來，但是必須探索溝道如何生長以及溝道是后集成或是先集成的選擇。 未來挑戰 半導體制造在10nm以下面臨最大的挑戰是光刻，到7nm時可能需要采用EUV技術加上多次圖形曝光技術。 半導體制造在10nm以下面臨最大的挑戰是光刻。為了降低圖形化的成本，IMEC的CMOS伙伴們期望在7nm時能用上EUV。但是EUV己經丟了好幾個市場窗口，目前由于光源功率問題而一再地推遲。 IMEC與ASML正共同開發beta型EUV光刻機。IMEC的總裁Van den hove認為，目前EUV可達每小時35片，因此IMEC有充分的信心在7nm時用上EUV。 到7nm時，半導體業可能需要采用EUV技術，再加上多次圖形曝光技術。應用材料公司晶體管技術部的高級總監Adam Brand認為，器件需要層間距約21nm，這己經低于EUV自身的間距。為了實現鰭在21nm，將采用EUV加上兩次圖形曝光技術來刻出柵，因此未來產業會把多種光刻技術結合起來運用。 Lam Research的院士Reza Arghavani認為，萬一EUV不能如期導入，也能采用spacer圖形化技術來解決鰭的實現。顯然spacer圖形化要求鰭的淀積及再付蝕來完成，通常這樣的工藝重復兩次，浸液式光刻也是兩次，因此成本將上升。問題是spacer有可能要重復三次，因而成本及時間大幅增加，所以沒有EUV，未來的光刻圖形化是個問題。 Applied的Brand說，圖形化僅是一個方面，當進入7nm時，對于finFET技術或許己經有22nm、14/16nm及10nm三代finFET工藝的經驗。在7nm時半導體業需要一種新的晶體管技術來減少柵長及保持器件性能，而環柵結構最有效。因此，Brand認為環柵結構是未來的方向。 來源：中國電子報 |
