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新材料和新晶體管結(jié)構(gòu)有可能把摩爾定律延伸至1.5nm，因此IC制造商有非常大的可能性使芯片的制造工藝達到10nm，但是要進入7nm及以下將會面臨許多挑戰(zhàn)。最大的問題是至今沒有達到7nm，能不能達到5nm更是問題，至于3nm那是不可預(yù)知的。 產(chǎn)業(yè)路線圖 IMEC的最新路線圖是下一代晶體管結(jié)構(gòu)在7nm時，會優(yōu)先采用III V的finFET結(jié)構(gòu)。 如果產(chǎn)業(yè)真的進入10nm以下，肯定不像以前那樣僅是簡單地縮小柵的長度。根據(jù)目前的情況，進入7nm時將采用新的晶體管結(jié)構(gòu)、新的溝道及互連材料，同時也包括開發(fā)不同于現(xiàn)在應(yīng)用的新設(shè)備及材料。 從技術(shù)角度來看，目前在研發(fā)階段有可能進入7nm與5nm，但也面臨著挑戰(zhàn)。一個不可逾越的挑戰(zhàn)是設(shè)計和制造芯片必須滿足成本及功耗的要求，另一個挑戰(zhàn)是如何選擇正確的技術(shù)路線，因為路線圖有許多不同的版本。實際上，在以前許多版本的路線圖中，下一代晶體管的候選者在7nm時是高遷移率或者III V finFET。 現(xiàn)在有許多候選者都試圖突破路線圖，如IMEC的最新路線圖是在7nm時會優(yōu)先采用III V的finFET結(jié)構(gòu)，即下一代晶體管結(jié)構(gòu)會在7nm時提早出現(xiàn)，但也可能被推遲至5nm時。在7nm時有三種主流的晶體管結(jié)構(gòu)候選者，即環(huán)柵FET、量子阱finFET及SOI finFET。按照IMEC的說法，環(huán)柵FET會優(yōu)先，不過目前來講誰會勝出為時太早。同樣，鍺或者III V族材料都應(yīng)該是7nm時溝道的首選材料之一。 基于IMEC及IMEC合作伙伴路線圖，產(chǎn)業(yè)有可能在2018年進入7nm時代。不必驚奇，他們都希望能解決芯片尺寸繼續(xù)縮小的問題，或許這將真的是摩爾定律的終點。問題是不管未來7nm能否達到，或是會有一些推遲，整個產(chǎn)業(yè)的前進步伐己不可能再是每兩年前進一個節(jié)點。 在10nm以下無論制造成本及設(shè)計費用都會大幅上升，全球只有少數(shù)幾家制造商有能力繼續(xù)跟蹤，因此產(chǎn)業(yè)界必須互相加強合作。三星電子半導(dǎo)體研發(fā)中心副總裁E.S.Jung說，在他的研發(fā)中心正同時開發(fā)三個節(jié)點，目標是1.5nm，如何能實現(xiàn)？這需要設(shè)備、材料及開拓創(chuàng)新，并且三星不可能自己單干。 幾種選擇 下一代晶體管結(jié)構(gòu)的候選者之一是采用高遷移率的finFET，而鍺或者III V族也是熱門的候選者。 近期對于下一代芯片的路線圖是清晰的，即采用finFET及平面的FD SOI技術(shù)縮小到10nm，由于在7nm時開始失控溝道中的載流子，所以必須要采用新的晶體管結(jié)構(gòu)。 下一代晶體管結(jié)構(gòu)的候選者之一是采用高遷移率的finFET，例如采用III V族作溝道材料，包括在PFET時采用鍺Ge作為溝道材料及在NFET時采用InGaAs作溝道材料。IMEC的工藝高級副總裁An Steegen認為，在鍺材料方面己經(jīng)取得不少進展，而III V族材料由于材料的相容性尚有許多工作要做。 事實上，由于III V族材料的挑戰(zhàn)性可能被推遲至5nm，而在7nm時鍺或者III V族仍是熱門的候選者。顯然由于這些材料具有更窄的禁帶寬度，有可能產(chǎn)生漏電流問題，但是這些問題不會阻礙這些材料在近期被用作源與漏的材料。 隨著IIIV族finFET可能被推遲，下一步7nm怎么辦？IMEC在權(quán)衡多種晶體管結(jié)構(gòu)方案，即環(huán)柵結(jié)構(gòu)、量子阱finFET及SOIfinFET之后，IMEC決定采用環(huán)柵finFET，對于此種結(jié)構(gòu)需將鰭進行根切，然后在柵周圍填充絕緣體介質(zhì)，基本上都填在溝道的下面，如納米線一樣。 在7nm時的溝道材料，IMEC己經(jīng)收窄到兩種選擇：一種是對于PFET采用80%的鍺組分；另一種是對于PFET采用25%至50%鍺的混合物，以及對于帶有引變relaxed buffers的NFET采用0至25%的鍺材料。顯然，從材料的相容性上看，鍺是完美的候選者。通常硅器件的工作電壓為0.8伏與0.75伏，而鍺器件為0.5伏，既能保證器件的功能，又能通過更低的Vdd降低功耗。 在小于7nm、5nm時有以下多種結(jié)構(gòu)供選擇：環(huán)柵、量子阱、SOI finFET、III V finFET以及垂直納米線。我們正期待垂直納米線結(jié)構(gòu)的到來，但是必須探索溝道如何生長以及溝道是后集成或是先集成的選擇。 未來挑戰(zhàn) 半導(dǎo)體制造在10nm以下面臨最大的挑戰(zhàn)是光刻，到7nm時可能需要采用EUV技術(shù)加上多次圖形曝光技術(shù)。 半導(dǎo)體制造在10nm以下面臨最大的挑戰(zhàn)是光刻。為了降低圖形化的成本，IMEC的CMOS伙伴們期望在7nm時能用上EUV。但是EUV己經(jīng)丟了好幾個市場窗口，目前由于光源功率問題而一再地推遲。 IMEC與ASML正共同開發(fā)beta型EUV光刻機。IMEC的總裁Van den hove認為，目前EUV可達每小時35片，因此IMEC有充分的信心在7nm時用上EUV。 到7nm時，半導(dǎo)體業(yè)可能需要采用EUV技術(shù)，再加上多次圖形曝光技術(shù)。應(yīng)用材料公司晶體管技術(shù)部的高級總監(jiān)Adam Brand認為，器件需要層間距約21nm，這己經(jīng)低于EUV自身的間距。為了實現(xiàn)鰭在21nm，將采用EUV加上兩次圖形曝光技術(shù)來刻出柵，因此未來產(chǎn)業(yè)會把多種光刻技術(shù)結(jié)合起來運用。 Lam Research的院士Reza Arghavani認為，萬一EUV不能如期導(dǎo)入，也能采用spacer圖形化技術(shù)來解決鰭的實現(xiàn)。顯然spacer圖形化要求鰭的淀積及再付蝕來完成，通常這樣的工藝重復(fù)兩次，浸液式光刻也是兩次，因此成本將上升。問題是spacer有可能要重復(fù)三次，因而成本及時間大幅增加，所以沒有EUV，未來的光刻圖形化是個問題。 Applied的Brand說，圖形化僅是一個方面，當進入7nm時，對于finFET技術(shù)或許己經(jīng)有22nm、14/16nm及10nm三代finFET工藝的經(jīng)驗。在7nm時半導(dǎo)體業(yè)需要一種新的晶體管技術(shù)來減少柵長及保持器件性能，而環(huán)柵結(jié)構(gòu)最有效。因此，Brand認為環(huán)柵結(jié)構(gòu)是未來的方向。 來源：中國電子報 |
