PCB設計與串擾-真實世界的串擾（上）

發布時間：2014-3-11 15:55 發布者：絕對好文

關鍵詞： PCB設計 , 串擾

作者：一博科技SI工程師陳德恒

摘要：

隨著電子設計領域的高速發展，產品越來越小，速率越來越高，信號完整性越來越成為一個硬件工程師需要考慮的問題。串擾，阻抗匹配等詞匯也成為了硬件工程師的口頭禪。電路板尺寸變小，成本要求提高，電路板層數變少，使得布線密度越來越大，串擾的問題也就越發嚴重。本文從3W規則，串擾理論，仿真驗證幾個方面對真實世界中的串擾控制進行量化分析。

引言：

信號頻率升高，上升沿越來越陡，電路板尺寸越來越小，成本要求越來越高，是當今電子設計的趨勢。尤其在消費類電子產品上，基本都是四層或者六層板，除去必要的電源地平面，其他層密密麻麻全走著信號。串擾也成為了一個最常見的問題。串擾的危害巨大，直接影響著信號是否能夠正確的接收。對于串擾，業內通常有3W規則的說法，只要走線沒有達到3W，就會引起一些硬件工程師的恐慌。是否一定要3W？如何去盡量的避免串擾？對串擾有一個量化的概念將會讓我們的設計更加有把握。

1. 3W規則

在PCB設計中為了減少線間串擾，應保證線間距足夠大，當線中心間距不少于3倍線寬時，則可保持大部分電場不互相干擾，這就是3W規則。如（圖1）所示。

圖1

3W規則只是一個籠統的規則，在實際的PCB設計中，若死板地按照3W規則來設計會導致成本的增加。

無法滿足3W規則時，可以通過對串擾的量化的理解，來改變一些其他的參數保持信號完整性。

2. 串擾理論

當信號沿傳輸線傳播時，信號路徑和返回路徑之間將產生電力線；圍繞在信號路徑和返回路徑周圍也有磁力線圈。這些場并不是被封閉在信號路徑和返回路徑之間的空間內。相反，它們會延伸到周圍的空間。我們把這些延伸出去的場稱為邊緣場。這些邊緣場將會通過互容與互感轉化為另一條線上的能量。而串擾的本質，其實就是傳輸線之間的互容與互感。

2.1 容性耦合

容性耦合示意圖如下（圖2）：

圖2

容性耦合電流為：

式1

其中Cm為一個上升沿所覆蓋的傳輸線長度的電感，V為信號幅值。

式2

其中Cml為分布電容（單位長度電容），v為傳輸速度，RT為上升時間。

式3

2.2 感性耦合

感性耦合示意圖如下（圖3）：

圖3

感性耦合電壓為：

式4

2.3 近端串擾與遠端串擾

由靜態線耦合到動態線上的串擾分成兩部分，一部分往與信號方向相同，傳至接收端方向，我們把它叫做遠端串擾或者前向串擾。另一部分與信號方向相反，傳至發送端方向，我們把它叫做近端串擾或者后向串擾。

如下圖（圖4）所示：

圖4

后向串擾幅值不增加，持續時間隨著耦合長度增加而增加。前向串擾時間與信號同時傳播，幅度隨著耦合長度增加而增加，最終達到飽和。

2.4 飽和時間

當一個完整的上升（下降）延完成時，近端串擾飽和。近端串擾飽和時間為信號的上升時間RT，所以近端串擾飽和長度為RT*v。

理想條件下，微帶線的遠端串擾在幅值達到信號幅值的1/2時飽和。帶狀線沒有遠端串擾。

這個RT*V大概是個什么樣的概念呢？我們知道，在普通的FR4材料中，我們的V大約為6in/ns。通常我們DDR3跑1066Gbp/s信號的上升時間在0.1ns左右（可以根據上升時間等于十分之一的信號周期來估算信號的上升時間）。也就是說，當耦合長度達到600mil時，噪聲才會飽和。在實際走線中，由于一些容性因素，會將上升時間拉的更長。在耦合長度達到飽和長度之前，噪聲大小與耦合長度成正比。繼續以DDR3，1066Gbp/s的信號為例，若達到飽和長度時的噪聲為80mV，則在300mil時的耦合噪聲為40mV。

2.5 串擾與阻抗

我們通常控制阻抗的方法是改變走線與參考平面之間的距離，或者調整線寬。若線間距與線寬比例保持不變的話。有一個很有趣的事實，為了控制阻抗，我們如果減小了走線與參考平面之間的距離的話，必須同時減小線寬。減小與平面之間的間距串擾將減小，而減小線寬串擾將增加。不管層疊線寬介電常數如何調整，串擾和阻抗正相關。阻抗變小，串擾也變小，阻抗變大串擾也將變大。

本文所有的量化數據全部基于阻抗為50ohms時的仿真，并且在任何時候，只要阻抗不變，串擾都可以通過這些數據去做出估值。

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