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PlanAhead 軟件可為創(chuàng)建和驗證 Verilog 或 VHDL 中的 RTL 設(shè)計提供綜合而完整的平臺，如能夠貫穿內(nèi)核生成器 (CORE Generator) 集成的整個過程使用 Xilinx IP 目錄。PlanAhead 包含 RTL 技術(shù)視圖，在其中可快速瀏覽 RTL 資源，進而充分了解原理圖、資源以及功耗估算情況。通過集成 XST 實現(xiàn)對綜合流程的管理。PlanAhead 與 ISE 仿真器相集成，能夠?qū)?HDL 代碼與 IP 以及各種設(shè)計狀態(tài)進行行為和功能驗證。此外，PlanAhead 還能夠自動插入 ChipScope 調(diào)試內(nèi)核，以更好地調(diào)試運行于器件之上的設(shè)計后實現(xiàn)比特流。 |
