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[提問] 關于VHDL語言中可忽略類型'-'仿真問題

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樓主
發表于 2013-11-10 12:39:49 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
關鍵詞： VHDL , 仿真 , 可忽略類型

在VHDL中的CASE語句中寫了：

when''000--''=>q<=''11111110''這樣的語句，在Quista或者Active-HDL中都不能夠正確仿真，無法正確進入這個條件，請問如何解決？
沙發
發表于 2015-4-7 04:21:39 | 只看該作者
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