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作者：Ron Press，明導(dǎo) 對(duì)于許多現(xiàn)有的和未來(lái)的集成芯片器件來(lái)說(shuō)，一項(xiàng)主要挑戰(zhàn)就是如何為龐大數(shù)量的設(shè)計(jì)創(chuàng)建測(cè)試圖案。對(duì)于有百萬(wàn)門甚至數(shù)億門的設(shè)計(jì)，傳統(tǒng)上等到設(shè)計(jì)完成再創(chuàng)建測(cè)試圖案的方法是不切實(shí)際的，產(chǎn)生所有這些圖案需要龐大的計(jì)算能力和相當(dāng)多的時(shí)間。分層可測(cè)試性設(shè)計(jì)通過(guò)在區(qū)塊或內(nèi)核上完成了 DFT 插入和圖案生成解決了這個(gè)問題。這大大減少了圖案生成時(shí)間和所需的計(jì)算資源。它還能讓你在設(shè)計(jì)過(guò)程中提前完成大部分 DFT 和圖案生成，從而大幅提高可預(yù)測(cè)性并降低風(fēng)險(xiǎn)。本文將介紹分層 DFT 流程的：插入掃描包裝器 (Wrapper)、為內(nèi)核生成灰盒圖像，將內(nèi)核級(jí)圖案重定向到集成芯片頂層的簡(jiǎn)單映射步驟。 傳統(tǒng)的全芯片 ATPG 正日漸衰退 在集成芯片設(shè)計(jì)在尺寸和性能上不斷改進(jìn)的同時(shí)，ATPG（自動(dòng)測(cè)試圖案生成）工具在與之并進(jìn)上有著不俗的表現(xiàn)。伴隨著工藝節(jié)點(diǎn)的逐代往前發(fā)展，新的制造工藝缺陷也不斷迸發(fā)出來(lái)，相應(yīng)的用于檢測(cè)新缺陷的新故障模型和測(cè)試圖案類型也隨之被開發(fā)。測(cè)試機(jī)臺(tái)上為了達(dá)到 必須數(shù)量的測(cè)試圖案所需要的測(cè)試周期數(shù)一度變得不太現(xiàn)實(shí)，于是有了嵌入式壓縮技術(shù)來(lái)解決這個(gè)問題。這種方法事效率有了百倍的提高，也讓 ATPG 得以跟得上現(xiàn)代設(shè)計(jì)的步伐。此外，分布式多進(jìn)程和多線程的多重處理 ATPG 使得ATPG 的運(yùn)行時(shí)間能夠得到很好的控制。然而，由于許多設(shè)計(jì)已經(jīng)變得如此龐大而復(fù)雜，即便 ATPG 解決了眾多難題，但是等到集成芯片設(shè)計(jì)完成后再創(chuàng)建測(cè)試圖案?jìng)鹘y(tǒng)方法還是存在諸多挑戰(zhàn)。 整個(gè)設(shè)計(jì)完成后，對(duì)于創(chuàng)建測(cè)試圖案和測(cè)試芯片這個(gè)整體，還可能存在幾個(gè)更重要的問題：
除上述問題之外，有時(shí)把大部分的測(cè)試資源集中在某一區(qū)塊或內(nèi)核上才更有意義。這是因?yàn)閮蓚�(gè)區(qū)塊所需的測(cè)試圖案類型和時(shí)鐘可能完全不同，不能同時(shí)測(cè)試。讓我們來(lái)看一個(gè)簡(jiǎn)單的例子，在一塊芯片中對(duì)內(nèi)核1例化了兩次，對(duì)內(nèi)核2例化了一次。下面的幾種情況可能會(huì)使同時(shí)測(cè)試內(nèi)核1和內(nèi)核2變得效率低下，甚至可能是無(wú)效的，例如：
為什么即插即用是合理的？ 即插即用的總體思路在現(xiàn)代社會(huì)日益流行。這種方法使用起來(lái)非常方便，只需插入即可。隨著供應(yīng)商和客戶變得更加分散和多元化，各類企業(yè)都希望在這種狀況下保持競(jìng)爭(zhēng)力，那么它就成為了一種必然選擇。現(xiàn)如今，如果沒有供眾多外部供應(yīng)商提供應(yīng)用軟件的即插即用接口，那么任何手機(jī)都是沒有競(jìng)爭(zhēng)力的。 對(duì)于集成芯片測(cè)試目前面臨的一些挑戰(zhàn)來(lái)說(shuō)，即插即用讓整合變得簡(jiǎn)單同樣也非常重要。甚至集成電路測(cè)試基礎(chǔ)架構(gòu)也已經(jīng)開始更多地采用IJTAG [IEEE P1687]來(lái)實(shí)現(xiàn)即插即用。針對(duì)內(nèi)核和測(cè)試圖案的 DFT 同樣可以被視為即插即用型設(shè)計(jì)。 這種方法帶來(lái)的一個(gè)重要好處就是，在設(shè)計(jì)過(guò)程中你可以在內(nèi)核層面提前完成所有工作。這降低了許多類型的風(fēng)險(xiǎn)，因?yàn)槿魏螁栴}都可以提前解決，讓最終芯片測(cè)試架構(gòu)和結(jié)果變得更可預(yù)見。在內(nèi)核層面做更多的測(cè)試工作還能讓各單獨(dú)的開發(fā)團(tuán)隊(duì)獨(dú)立工作，然后向做芯片集成工作的同事交付標(biāo)準(zhǔn)的 DFT 操作和測(cè)試圖案等數(shù)據(jù)。此外，一旦設(shè)計(jì)和圖案數(shù)據(jù)完成，同樣的數(shù)據(jù)可以被重新用于任何使用該內(nèi)核的芯片設(shè)計(jì)。 即插即用方法同樣非常靈活。如果設(shè)計(jì)出現(xiàn)問題，需要進(jìn)行工程更改（ECO），那么只需要對(duì)進(jìn)行ECO的內(nèi)核重新生成測(cè)試圖案。 使用包裝器鏈打造獨(dú)立內(nèi)核 分層和內(nèi)核的即插即用方法的基本要求之一是，確保每個(gè)內(nèi)核可以獨(dú)立進(jìn)行測(cè)試。關(guān)鍵是要使得對(duì)內(nèi)核的控制和觀測(cè)的訪問如訪問內(nèi)核的輸入輸出端口般方便。我們利用包裝器鏈這一特殊掃描鏈來(lái)實(shí)現(xiàn)這種訪問。 DFT 工具可以從內(nèi)核IO開始，并橫穿內(nèi)核邏輯直到找到第一個(gè)寄存器，然后將其包括在包裝器鏈中。這些單元由于同時(shí)執(zhí)行功能性任務(wù)和測(cè)試任務(wù)，因而被稱為共享包裝器單元。許多設(shè)計(jì)包含寄存器IO，這樣進(jìn)出內(nèi)核的信號(hào)的時(shí)序能得到很好地確定。這使包裝器插入變得非常簡(jiǎn)單。但是，IO和觸發(fā)器之間有太多的組合邏輯是很常見的。因此，在插入包裝器鏈前， DFT 工具讓用戶看到每個(gè)IO和觸發(fā)器之間有邏輯規(guī)模的評(píng)估。又或者，用戶可以設(shè)置一個(gè)閾值，在未超過(guò)該閾值情況下可以使用現(xiàn)有的功能觸發(fā)器，反之則將自動(dòng)添加一個(gè)新的專用包裝器單元。高效的工具可以確定盡可能多的共享包裝器單元，而把添加專用包裝器單元作為最終手段。這可以節(jié)省大量的硅片面積并減少對(duì)功能時(shí)序的影響。 包裝器鏈會(huì)自動(dòng)與內(nèi)核內(nèi)部掃描鏈進(jìn)行平衡，使之能夠有效地用于嵌入式壓縮。包裝器鏈?zhǔn)褂锚?dú)立的掃描使能 (scan_enable) 信號(hào)，所以無(wú)論有無(wú)外部鏈接都能支持內(nèi)核的高速測(cè)試。它們使得包裝器能用于芯片頂層各個(gè)內(nèi)核間的互連測(cè)試。 包裝器鏈不僅使內(nèi)核變得獨(dú)立，同時(shí)還支持頂層IC建模和規(guī)則檢查。一旦包裝器鏈被插入， DFT 工具程序可以分析任何內(nèi)核，并找出IO和包裝器鏈之間存在什么樣的邏輯。利用該邏輯，內(nèi)核的部分圖像被寫出，我們稱之為灰盒（圖1）。灰盒被用來(lái)驗(yàn)證內(nèi)核在頂層的連接是否正確（設(shè)計(jì)規(guī)則檢查），同時(shí)也被用來(lái)創(chuàng)建各種內(nèi)核之間的簡(jiǎn)單互連測(cè)試。因?yàn)榛液袃H使用少量的內(nèi)核邏輯，設(shè)計(jì)圖像通常比完整的內(nèi)核設(shè)計(jì)小一個(gè)數(shù)量級(jí)。因此，也不再需要把全部的內(nèi)核網(wǎng)表包含到IC設(shè)計(jì)中。 
圖1：當(dāng)掃描鏈插入內(nèi)核，包裝器鏈的結(jié)構(gòu)允許將內(nèi)核隔離為一個(gè)完整的包裝器內(nèi)核，如左圖所示。右圖顯示了一個(gè)灰盒模型，其中頂層測(cè)試只需要內(nèi)核IO和包裝器鏈之間的邏輯。 片上時(shí)鐘控制器 (OCC) 有時(shí)在內(nèi)核內(nèi)，有時(shí)置于 IC 頂層。分層 DFT 支持支持以上兩種方法。但是，如果 OCC 位于內(nèi)核內(nèi)部，那么內(nèi)核本身就更加獨(dú)立。否則，共享同一個(gè) OCC的內(nèi)核彼此依賴，使得多核同時(shí)測(cè)試受限。 灰盒生成具有額外的靈活性，用戶可以根據(jù)需求定義歸入（或排除出）灰盒的任何 DFT 邏輯或其他邏輯。 內(nèi)核層面的模式生成 一旦包裝器鏈、內(nèi)部掃描鏈和嵌入式壓縮被插入一個(gè)內(nèi)核，那么它隨時(shí)可進(jìn)行ATPG。如前所述，分層 DFT 的優(yōu)點(diǎn)是，內(nèi)核 DFT 和 ATPG 的進(jìn)行能夠完全獨(dú)立于其他內(nèi)核（圖2）。即便 IO 值未知，包裝器鏈也能使 ATPG 實(shí)現(xiàn)高覆蓋率。 ATPG 工具只需要得到測(cè)試圖形將重定向的指示，這樣未知值就可以通過(guò)IO賦值，同時(shí)恰當(dāng)?shù)臄?shù)據(jù)被存出來(lái)，這些恰當(dāng)?shù)臄?shù)據(jù)包括需要在IC頂層驗(yàn)證的任何時(shí)鐘或被約束引腳。
圖2：利用分層測(cè)試方法，所有區(qū)塊的 ATPG 工作可以在各內(nèi)核上獨(dú)立完成。 如果一個(gè)內(nèi)核在設(shè)計(jì)中被數(shù)次使用，那么該內(nèi)核的 ATPG 只需要完成一次。重定向步驟可以將該測(cè)試圖案數(shù)據(jù)并行應(yīng)用于所有 區(qū)塊。使用這種方法，只要內(nèi)核設(shè)計(jì)完成，內(nèi)核級(jí) DFT 邏輯和測(cè)試圖案驗(yàn)證即可完成。 將內(nèi)核測(cè)試圖案重定向并整合到頂層 分層 DFT 方法可以便捷地實(shí)現(xiàn)頂層 IC 的測(cè)試圖案整合。第一步是執(zhí)行一些基本的 DFT 設(shè)計(jì)規(guī)則檢查（DRC）。完成這一步只需要有頂層網(wǎng)表和所有內(nèi)核的灰盒模型（圖3）。分層 DFT 方法常常使用IC 層測(cè)試訪問機(jī)制（TAM），將芯片的IO定向到需要測(cè)試的特殊區(qū)塊或區(qū)塊組。它既可以簡(jiǎn)單到只需要幾個(gè)多路復(fù)用器，也可以復(fù)雜得多。復(fù)用的內(nèi)核通常有并聯(lián)廣播到所有內(nèi)核的輸入信道，這樣從一套輸入信道就得到同樣的測(cè)試。我們比較建議將TAM建立在 IJTAG 的基礎(chǔ)上，因?yàn)镮JTAG是一個(gè)非常廣泛而靈活的標(biāo)準(zhǔn)，也最適用于即插即用。
圖3：模式重定向需要獨(dú)立生成的內(nèi)核測(cè)試圖案，并對(duì)其進(jìn)行重新定向，使之可以從IC層執(zhí)行。這張圖顯示了被重定向并整合的三個(gè)內(nèi)核測(cè)試圖案，使其并行執(zhí)行。對(duì)于一個(gè)典型的 IC來(lái)講，會(huì)有一些區(qū)塊的測(cè)試圖案被整合，而另一部分區(qū)塊需要被放到另一階段進(jìn)行測(cè)試。 具有TAM和內(nèi)核灰盒的設(shè)計(jì)圖要比完整的網(wǎng)表小得多，但它已經(jīng)能夠提供足夠多的與內(nèi)核 IO 和 DFT 邏輯相關(guān)的信息，可以進(jìn)行完整的設(shè)計(jì)規(guī)則檢查。一旦完成設(shè)計(jì)規(guī)則檢查，內(nèi)核測(cè)試圖案可以自動(dòng)重新定向，使之得以在IC層執(zhí)行。盡管內(nèi)核層測(cè)試圖案是獨(dú)立生成的，測(cè)試圖案重定向可以整合并應(yīng)用它們，只要 TAM 允許對(duì)區(qū)塊進(jìn)行并行訪問，它們就可以并行執(zhí)行，。 分層方法的最后一步是生成測(cè)試各內(nèi)核之間互連的IC層測(cè)試圖案。灰盒模型在這里被應(yīng)用。它是設(shè)計(jì)后期的 ATPG 步驟，因?yàn)樗袃?nèi)核設(shè)計(jì)和 TAM 首先必須在此之前完成。然而，它是一個(gè)很簡(jiǎn)單的電路，ATPG 應(yīng)該是快速而簡(jiǎn)單的。 下一步是什么？ 分層 DFT的掃描和包裝器插入、灰盒生成和測(cè)試圖案重定向等基本特性為許多設(shè)計(jì)提供了一個(gè)顯著優(yōu)勢(shì)。但是選擇哪些模塊并行測(cè)試，哪些串行測(cè)試，使測(cè)試效率得到優(yōu)化還需要很多做很多工作。有效的頂層規(guī)劃要求一些內(nèi)核測(cè)試圖案信息必須是有效的。與幫助確定最佳壓縮配置的壓縮分析的功能類似，頂層 TAM 規(guī)劃在內(nèi)核設(shè)計(jì)可用時(shí)更為高效。針對(duì)這個(gè)問題正在開發(fā)的方法之一是將IC信道帶寬動(dòng)態(tài)分配給各個(gè)內(nèi)核。這樣的話，在設(shè)計(jì)TAM前就不需要知道內(nèi)核測(cè)試圖案的性質(zhì)。此外，動(dòng)態(tài)分配掃描信道將減少整個(gè)測(cè)試圖案集的大小。 總而言之，分層DFT方法正在被許多設(shè)計(jì)所采用。因?yàn)?ATPG 只在內(nèi)核級(jí)進(jìn)行，它顯著加快了 ATPG 的速度，降低了工作站的規(guī)模。這對(duì)于數(shù)億門或以上的超大規(guī)模設(shè)計(jì)來(lái)說(shuō)至關(guān)重要。分層 DFT 的另一大優(yōu)點(diǎn)是它很大程度上改進(jìn)了工序，帶來(lái)了即插即用的便利。因此，只要內(nèi)核設(shè)計(jì)完成，那么更多的 DFT 和 ATPG 工作可以在設(shè)計(jì)周期的更早階段進(jìn)行，這些都有利于降低風(fēng)險(xiǎn)、提高可預(yù)見性、以及后期的 ECO。 作者簡(jiǎn)介 Ron Press 是明導(dǎo)硅測(cè)試解決方案產(chǎn)品的的技術(shù)營(yíng)銷經(jīng)理。他在測(cè)試和 DFT（可測(cè)性設(shè)計(jì)）行業(yè)有著25年的經(jīng)驗(yàn)，曾多次出席全球各地的DFT和測(cè)試研討會(huì)。他出版了數(shù)十篇與測(cè)試相關(guān)的論文，是國(guó)際測(cè)試會(huì)議 (ITC) 指導(dǎo)委員會(huì)的成員，IEEE 計(jì)算機(jī)學(xué)會(huì) (IEEE Computer Society) 的 Golden Core 成員，IEEE 的高級(jí)會(huì)員。Ron擁有多項(xiàng)減少引腳數(shù)測(cè)試和無(wú)干擾時(shí)鐘切換的專利。 |
