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現(xiàn)代微處理器、數(shù)字信號處理器和專用集成電路等技術(shù)的飛速發(fā)展，已成為電磁干擾的主要來源。如今 的主要輻射源不再是由不合理的步線、板結(jié)構(gòu)、阻抗失配或電源不穩(wěn)定原因所產(chǎn)生。器件的工作頻率已從 20～50 MHz發(fā)展到了200～5000 MHz，甚至更高。隨著時鐘頻率的提升，每個VLSI器件存在切換電流，切 換電流的傅里葉頻譜產(chǎn)生RF能量，使得數(shù)字器件必然會存在輻射。 現(xiàn)代集成電路工藝的發(fā)展使得上百萬的晶體管被集成到一塊小硅片上，生產(chǎn)工藝達到了0.18 μm線寬 。雖然硅片尺寸不斷收縮，但元件數(shù)量增加了，使得產(chǎn)品的批量生產(chǎn)、降低制造成本成為可能。同時，線 寬越小，兩個邏輯門元件之間的傳輸延時就越短。但邊沿速率加快，輻射能力也就隨之增強，狀態(tài)切換效 應在集成芯片內(nèi)部之間感應的作用下，加大了能量損耗。 硅片需要從電源分配網(wǎng)絡中獲得電流，只有當電流達到一定數(shù)值時才能驅(qū)動傳輸線。邊沿速率越快，就 需要提供達到更快速率的直流電流。切換開關(guān)在電源分配網(wǎng)絡中的來回轉(zhuǎn)換，會在電源板和接地板之間引 起差模電流的不平衡。隨著共模、差模電流的失調(diào)，在EMI測試中，會發(fā)現(xiàn)共模電流在電纜組裝連接處或 PCB元件中產(chǎn)生輻射。 元器件供應商可以采用不同的技術(shù)把去耦電容嵌入到集成芯片當中。一種方法是把硅晶片放到集成芯片 之前先嵌入去耦電容，如圖1所示。 
圖1 硅芯片封裝內(nèi)部的去耦電容 雙層金屬膜中間再加一層介質(zhì)層，就形成了一個質(zhì)量可靠的平板電容器。由于外加電壓很低，所以介質(zhì) 層可以做得很薄。對于一個很小的區(qū)域，它產(chǎn)生的電容完全可以滿足需要，并且有效的引線長度趨于零。 另外，平行板結(jié)構(gòu)獲得的諧振頻率非常高。這種技術(shù)的優(yōu)勢突出在成本很低，在不需要分立去耦電容的情 況下可以提高性能。 另外一種方法是在集成芯片中來用強壓技術(shù)形成去耦。高密度元件常常直接把表面安裝（SMT）電容加 入到集成芯片之中。分立電容常在這個時候用于多芯片模塊中。根據(jù)硅盤入侵峰值電流沖激情況，以設各 所需的充電電流為基礎來選擇合適的電容。此外，在元件產(chǎn)生自激時能對差模電流產(chǎn)生抑制作用。如圖2所示，雖然內(nèi)嵌有電容，在模塊外部同樣需要加上分立電容。 正如前面所述，元件在開關(guān)周期內(nèi)，去耦電容提供了瞬時的充、放電。去耦電容必須向器件提供足夠快 的充、放電過程以滿足開關(guān)操作的需要電容的自激頻率取決于很多因素，不僅包括電容大小，還包括ESL、ESR等。
圖2 多芯片模塊內(nèi)部的去耦電容布局 對于高速同步設計而言，CMOS功率損耗表現(xiàn)為容性放電效應。例如，—個在3.8 V哇壓、200MHz頻率下的設備損耗4800 mW的功率時，就會大約有4000 pF的容性損耗。這可以在每個時鐘觸發(fā)下觀測得到。 CMOS邏輯門通過自身的輸入電容，對設備的耦合和輸入晶體的串聯(lián)電容來提供分有電容。這些內(nèi)部電容并不等于運行所需的電容值。硅盤不允許使用另外的硅材料制作大眭容底板，這是因為制造工藝決定了亞微米設計會消耗布線空間，同時需要支持氧化物層獻裝配。 |
