Synopsys推快速原型工具助力SoC設計前期驗證

發(fā)布時間：2010-5-10 09:22 發(fā)布者：看門狗

EDA大廠Synopsys(新思)日前向中國大陸市場推廣其最新的快速原型系統(tǒng)HAPS-60系列。該公司解決方案營銷總監(jiān)Lawrence Vivolo表示，由于采用賽靈思Virtex-6 LX760 40nm FPGA器件，新款快速原型設計系統(tǒng)能為SoC設計遞送協(xié)同仿真、基于事件的驗證和高速、高容量等新特性，而這些都是傳統(tǒng)原型系統(tǒng)所不具備的。

先進節(jié)點工藝的采用和應用需求的提升使當前SoC/ASIC設計日益復雜。一方面，軟件開發(fā)成本占整體系統(tǒng)開發(fā)的比例增加之態(tài)勢，IBS預測在32納米節(jié)點芯片開發(fā)中軟件開發(fā)成本約占總開發(fā)成本的70%之強，而硬件成本只占30%。同時，調(diào)研機構(gòu) Collett國際的數(shù)據(jù)顯示邏輯和功能實現(xiàn)過程中的確認Bug導致首次流片失敗的比例高達60%。因此，低成本的快速原型工具成為突破傳統(tǒng)開發(fā)流程瓶頸的必要手段。

Lawrence Vivolo介紹，通過消化收購Synplicity所獲得的技術(shù)與Synopsis仿真技術(shù)的結(jié)合，全面的HAPS-60快速原型系統(tǒng)的設計流程能加速芯片開發(fā)前期的硬件調(diào)試和嵌入式軟件開放，而使用戶在面市時間上具有更大優(yōu)勢。首先，HAPS原型產(chǎn)品可以令SoC開發(fā)者節(jié)約4－6月的傳統(tǒng)原型搭建時間；HAPS-60中結(jié)合了仿真環(huán)境，因此在線仿真的實現(xiàn)能使恐怖的軟件仿真時長大為縮短；而在HAPS-60中，System C和RTL混合使用的支持也有效提升軟件仿真和硬件調(diào)試的效率。

Lawrence Vivolo聲稱，隨著本土IC設計市場的興旺，快速原型工具除了令用戶具備開發(fā)時間上的優(yōu)勢，成本風險方面的減少將令其在中國本土IC設計中的需求顯著增加。

在容量擴展方面，4器件的HAPS-64板擁有高達1800萬ASIC門。據(jù)稱，一般設計可采用3個原型板間的級聯(lián)，有經(jīng)驗的原型開發(fā)工程師可能實現(xiàn)5個原型板的級聯(lián)，而無太明顯的性能下降。由于采用了HSTDM(高速時分復用)技術(shù)，器件間的數(shù)據(jù)率達到1Gpbs，和能自動實現(xiàn)時間同步，整體性能也比前代HAPS-50產(chǎn)品擁有30%提升。據(jù)悉，目前4器件的HAPS-64已為該公司的特定用戶所采用，并將于今年7月面向大眾市場，雙器件的HAPS-62產(chǎn)品將在8月面市，而單器件的HAPS-61也會于年內(nèi)推出。

作者：Raymond Su

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