用PROCESS老是報錯，有何訣竅呢？
請大家告知
我是新手 剛學(xué)VerilogHDL不久，編程的時候遇到了一點問題，求助各位大俠
reg [22:0] sum,sum1,sum2;
.....
if(sum1>sum2) begin sum
，大蝦們好，接觸FPGA有段時間了。從網(wǎng)上找了個代碼，在xilinx的ise中寫上了。但是問題來了。開發(fā)板是50Mhz的，所以它的時間就是2ns。寫的代碼是在分頻以后分到了1S鐘（一秒鐘的時間是我用的 ...
各位大蝦，我是新人哈，給的分挺少別見怪昂，呵呵。
誰有modelsim的下載資源能分享下嗎？我找不到啊。而且安裝好像很煩。
我有個modelsim xilinx edition 3的盤，但是裝了一個晚上 ...
最近在跟老師做一個項目，但是我們本科生都好像是過去打扎的，因為FPGA涉及的太少了，所以想問問各位大蝦們，怎么學(xué)好FPGA？
我的安裝是按“讀我”上弄的，可惜讀我上的東西是給內(nèi)行人看的，我是個外行呢，
現(xiàn)在我還不知道破解成功沒有呢。
發(fā)個圖，大家看看我的破解裝上了嗎？
很郁悶殺軟還報毒~~~~
請問下載下來的四個文件依次怎么安裝？安裝過程中應(yīng)該注意些什么問題？小弟是剛剛接觸到FPGA，因為安裝完以后有十多個G，怕以后安裝錯了難得重裝，以后還有好好和FPGA打交道，那位仁兄能夠告訴 ...
quartus II 創(chuàng)建文件出現(xiàn) can't design entity "PP" 這是為什么呢
安裝了好幾遍 總是打不開 總是出現(xiàn)這個問題 Internal Error: Sub-system: ATCL, File: /quartus/ccl/atcl/atcl_root.cpp, Line: 1164
Error: "ATCL": Can't find a usable init.tcl in the fol ...
