新手問個問題：
偶現在是學生，感覺直接用VHDL和Veriog寫代碼好麻煩，如果要實現一些功能復雜的項目，感覺要費很大時間。剛看了System Generator，可以直接搭模塊然后轉換硬件語言，貌似 ...
module traffic(clk,led);
input clk;
output led;
reg [31:0]cnt;
reg clock;
reg [2:0]led=3'b000;
reg flag=0;
reg dengf=0;
reg count;
//////////////分頻至1HZ///////////// ...
2011年11月05日 19:30
哪里有好的有關VHDL語言編程的視頻教程
2011年10月31日 17:17
請教給位大蝦，usb下載固件出現這種情況是怎么回事？
我用的是cy7C68013a芯片，usb2.0
GetStringDescripter：Index=1
Get String Descriptor Failed
GetStringDescripter：Index=2
Get St ...
2011年10月18日 10:00
在Quartus II中編寫的程序代碼為什么在modelsim中不能正常仿真出波形？
六十進制計數器
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity counter_60 is
port(clk,bcd1wr,bcd10wr,cin:in std_logic;
...
2011年10月12日 15:52
各位大俠好，我用一款比較老的CPLD（lattice isp1032）做一組時序邏輯，在功能仿真時都通過了一點問題沒有，但是在加了管腳約束進行時序仿真時發現時序根本不對，請問從哪里入手查找問題原因呢 ...
學了幾天的verilog語言，語法倒是好像懂了，就是不知道這個到底能夠干什么？希望有經驗的高手給我一下指導，迷茫中……
