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1 引言 四相絕對移相鍵控(QPSK)技術(shù)以其抗干擾性能強(qiáng)、誤碼性能好、頻譜利用率高等優(yōu)點，廣泛應(yīng)用于數(shù)字通信系統(tǒng)。隨著超大規(guī)模集成電路的出現(xiàn)，FPGA在數(shù)字通信系統(tǒng)中的應(yīng)用日益廣泛，目前已提出了多種基于FPGA實現(xiàn)QPSK的方法。 本文基于FPGA實現(xiàn)直接數(shù)字頻率合成(DDS)，通過對DDS信號f載波信號1輸出相位的控制實現(xiàn)調(diào)相，除DA轉(zhuǎn)換外，其它過程均口『以FPGA實現(xiàn)。 2 QPSK調(diào)制的基本原理 QPSK采用四種不同的載波相位來表示數(shù)字信息，每個載波相位代表2比特信息，其實現(xiàn)有兩種方法，相位選擇法與正交調(diào)制法，相位選擇法又分為A、B兩種方式。本文采用相位選擇法B方式來實現(xiàn)QPSK信號，如圖1所示。 
圖1相位選擇法產(chǎn)生QPSK信號 3 QPSK調(diào)制電路的FPGA實現(xiàn) 3．1串并轉(zhuǎn)換電路
圖2串并轉(zhuǎn)換電路 調(diào)制信號(DATA)形成雙比特碼兀QI口】由圖2所不串并轉(zhuǎn)換電路實現(xiàn)。 假設(shè)涮制信號為01100011，其時序圖如圖3所示。從時序圖可以看出，從第3個時鐘脈沖開始，每2個時鐘脈沖，在Q3、Q6同時輸出DATA的連續(xù)2bit數(shù)據(jù)，生成雙比特碼元QI，雙比特碼元速率為時鐘信號(CLKl)頻率的一半。為了配合后面的相位調(diào)制電路，時鐘信號(CLKl)頻率為系統(tǒng)時鐘頻率k的I／M，可以通過M分頻電路實現(xiàn)。
圖3串并變換電路時序圖 3．2四相載波產(chǎn)生器 四相載波產(chǎn)畢器甚干DDS構(gòu)成．如圖4所示。
圖4基于DDS的四相載波產(chǎn)生電路 (1)建立正弦查找表 ROM正弦查找表存儲了一個完整正弦波周期的抽樣值，設(shè)相位累加器的數(shù)據(jù)線寬度為N，則有2一個采樣點。先用其他工具計算出這2n個采樣點的幅度值，則相鄰2個采樣點的相位增三個時鐘后，相應(yīng)的載波初始相位、幅艘值與理論分析是一致量為2π／2n，這樣，各采樣點的位置就確定了該采樣點的相位；以ROM依次存儲2n個采樣點的幅度值，便建立了各采樣相位(存儲器地址)與幅值的影射關(guān)系。 然后用Quartus 5．1建立mif文件，調(diào)用LPM_ROM模塊，將mif文停的數(shù)據(jù)內(nèi)容寫入LPM_ROM。 (2)相位累加器 設(shè)相位累加器的初始值為0，累加步長為頻率控制字K．則每一個時鐘周期(1／fclk）的相位增量為K×2π2n，一個完整正弦波周期需要進(jìn)行2π(Kx2／2n)=2N／K次累加，所以輸出信號周期10t=(I／fclk)X2N／K，輸出信號頻率fout=Kxfclk／2n。 (3)邏輯選相電路 雙比特序列QI作為相位控制字用于四種相位載波的選擇控制。本文取N：10，先計算出這210=1024個采樣點的幅度值，量化為8位二進(jìn)制數(shù)表示。相位為π/4和3π／4時，對應(yīng)幅度值為38，存儲地址分別為000111111l和0101111111。 本義中用VHD語句來完成邏輯選相電路。 if clk"event and clk=’l’then b<=QI(1)； c<=QI(0)； if (clklh='1' or clkll='1' or clk2h=1’or clk21='1')then -- 每個雙比特碼元的上升沿 case QI is when”00”=>uuu<=”100111111l”；reset<=‘1’；--5π／4載波 when”O(jiān)l”=>uuu<-”01011111Il”；reset<=‘1’；--3π／4載波 when”10”=>UUll<=”1101111111”；reset<=‘1’；--7π/4載波 when’’11”=>uuu<-”0001111111”；reset<=‘I’； --4載波 when others=>uuu<=”0000000000”；reset<=‘l’ end ease； else uuu<=uuu+“0001000000”；reset<=‘0’； endif； (5)相位調(diào)制器 在每個雙比特碼元的上升沿產(chǎn)生一復(fù)位信號(RESET)使DDS的棚位累加器清零，則輸出裁波信號的初始相位僅由相位控捌字控制，以保證初始相位為0l碼元對應(yīng)的載波相位；而其它情提下將其與相位累加器的輸出相加，共同作為載波信號的相位，從而實現(xiàn)調(diào)相。 4 仿真實驗及結(jié)論 仿真實驗中，取fclk=294912Hz，M=48，K=32，則fclk=fclk/M=6144Hz，載波頻率fout=Kxfclk／2N=9216Hz。通過Quartusll 5．1軟件仿真．得到仿真結(jié)果如圖5所示。 在圖(5)中，當(dāng)QI為11時的第一個時鐘，RESET信號對DDS寄存器復(fù)位(T=0)，累加器中的加法器輸出R=32，并保持一個時鐘；第三個時鐘后QPSK輸出為218，這與QI為11時，載波初始相位為π／4、幅度值為218是一致的。間樣，當(dāng)QI為00、lO、Ol的仿真結(jié)果分剮如圖5(b)、5(c)、5(d)所示，在QI碼元到達(dá)三個時鐘后，相應(yīng)的載波初始相位、幅度值與理論分析時一致的。雖然QPSK信號有三個時鐘的延遲，但由于各QI碼元的延遲都是一致的，并不影響QPSK的實現(xiàn)；另一方面，延遲時間不到系統(tǒng)時鐘周期的三分之一，可以忽略。
圖5仿真實驗波形 5 結(jié)束語 本文采用FPGA實現(xiàn)QPSK調(diào)制器克服了傳統(tǒng)的模擬調(diào)制器的體積大、成本高、系統(tǒng)調(diào)試難和生產(chǎn)周期長等缺點。本文作者創(chuàng)新點在予除了DA轉(zhuǎn)換外，系統(tǒng)全部由FPGA實現(xiàn)，對于其它調(diào)制方式(如DQPSK、8PSK、QAM等)的FPGA實現(xiàn)，以及FPGA在軟件無線電鐘的應(yīng)用具有一定的參考價值。 作者：謝海霞 來源：微計算機(jī)信息雜志旬刊 |
