新思科技公司（Synopsys）推出該公司最新研發(fā)的Synphony HLS (High Level Synthesis)解決方案。該解決方案集成了M語言和基于模型的綜合法，與 傳統(tǒng)RTL流程相比，能夠?yàn)橥ㄐ藕投嗝襟w應(yīng)用提供高達(dá)10倍速的更高的設(shè)計(jì)和驗(yàn)證能力。Synphony HLS為ASIC 和 FPGA的應(yīng)用、架構(gòu)和快速原型生成最優(yōu)化的RTL。
Synphony HLS解決方案架構(gòu)圖 新思科技公司高層級(jí)綜合法和系統(tǒng)級(jí)別營(yíng)銷總監(jiān)Chris Eddington介紹說，Synphony HLS解決方案可顯著地改變ASIC和FPGA在系統(tǒng)驗(yàn)證和嵌入式軟件開發(fā)中的應(yīng)用方式。傳統(tǒng)的HLS方法繼續(xù)承擔(dān)著重要的硬件工程資源，將算法翻譯成RTL，在ASIC和FPGA芯片上進(jìn)行運(yùn)行。Synphony HLS能夠用MATLAB進(jìn)行高層級(jí)仿真和產(chǎn)品編碼，這意味著以往要用數(shù)月或數(shù)年的時(shí)間從仿真到達(dá)硬件，現(xiàn)在使用Synphony HLS解決方案僅用幾小時(shí)或幾天的時(shí)間就能夠完成。 Chris Eddington說，這主要原因是Mathworks的MATLAB環(huán)境能夠在極高的抽象層級(jí)上進(jìn)行簡(jiǎn)潔地行為表達(dá)，現(xiàn)已被廣泛地用于算法探索和設(shè)計(jì)。在這種環(huán)境下開發(fā)的M語言模型通常在RT 層級(jí) (RTL)下被進(jìn)行重新編碼和重新驗(yàn)證，有些情況下用C/C++進(jìn)行實(shí)施和驗(yàn)證。與效率低下和容易出錯(cuò)的人工重新編碼流程不同，Synphony HLS直接從高層次的M語言編碼和Synphony HLS — 優(yōu)化的IP模型庫中創(chuàng)建可執(zhí)行的RTL和C模型。通過采用獨(dú)特的約束驅(qū)動(dòng)的定點(diǎn)傳播功能，設(shè)計(jì)師們可以快速和直觀地從高層次浮點(diǎn)M碼的可綜合子集中獲得定點(diǎn)模型。然后Synphony HLS引擎將合成已從架構(gòu)上進(jìn)行了優(yōu)化的RTL，以滿足面積、速度和功耗等目標(biāo)要求。Synphony HLS允許設(shè)計(jì)師們能夠保留他們喜歡的算法建模語言，無需重新編碼和重新驗(yàn)證模型，從而確保了早期的系統(tǒng)級(jí)別的驗(yàn)證和核查。 據(jù)了解，Synphony HLS引擎能夠?yàn)锳SIC、FPGA、快速原型或虛擬平臺(tái)綜合優(yōu)化的架構(gòu)，同時(shí)通過各級(jí)別的實(shí)施流程保持驗(yàn)證的連貫性。考慮到用戶指定的目標(biāo)和架構(gòu)限制，通過在語言和模型邊界（包括M語言和IP模塊）以及整個(gè)設(shè)計(jì)層次上應(yīng)用排線、編制和約束優(yōu)化，HLS引擎能夠在多層級(jí)上進(jìn)行自動(dòng)優(yōu)化。 針對(duì)ASIC設(shè)計(jì)，Synphony HLS具備新的先進(jìn)的時(shí)序評(píng)估功能，在給定的ASIC技術(shù)下，能夠自動(dòng)地利用Design Compiler獲取自動(dòng)排線和快速時(shí)序收斂過程中所需的精確信息。對(duì)FPGA的設(shè)計(jì)，Synphony HLS還可為廣泛的FPGA產(chǎn)品系列（例如Actel, Altera, Lattice, 和Xilinx等FPGA廠商）提供先進(jìn)的時(shí)序和特定器件優(yōu)化。這包括在當(dāng)今FPGA器件中，硬件乘法器、存儲(chǔ)器、移位寄存器和其他高級(jí)硬件資源的優(yōu)化映射。 Chris Eddington表示，“有了Synphony HLS，我們能夠?yàn)橄到y(tǒng)和軟件驗(yàn)證提供一種比競(jìng)爭(zhēng)對(duì)手更快和更可靠的方法。結(jié)合Synopsys技術(shù)領(lǐng)先的系統(tǒng)原型和硬件輔助驗(yàn)證解決方案，設(shè)計(jì)團(tuán)隊(duì)們能夠更加經(jīng)濟(jì)和更加可靠地設(shè)計(jì)和驗(yàn)證他們復(fù)雜的芯片和軟件。” |
