|
作者: R. Colin Johnson 功耗過高已經成為半導體工藝進一步發展的主要障礙，并且嚴重妨礙了包括移動設備進一步微型化和超級計算機開發在內的所有電子領域中的技術發展。 雖然根本原因是永恒不變的物理和化學定律，但工程師們還是開發出了一系列的創新技術，用來減輕目前所遇到的問題。這些技術將有助于復興未來的芯片產業。 這里討論了5種可用于降低未來IC功耗的技術。這些技術已經在開發當中，可望共同解決未來十年將會面臨的功耗問題。 采用協同設計 電子設計自動化工具可以通過支持設計團隊從一開始就進行協同設計來優化低功耗設計。事實上，業內最低功耗的處理器和系統級芯片開發人員不僅通過優化架構和材料來實現他們的優勢，而且通過協同設計封裝、電源、射頻電路和軟件來最大限度地降低功耗，同時不降低性能或增加成本。 “實現低功耗需要采用涵蓋技術、設計方法、芯片架構和軟件在內的整體分析方法。”德州儀器(TI)公司設計技術與EDA部門總監David Greenhill表示。 TI使用了多種先進技術來優化每個子系統，從而為低功耗器件設立了新的標桿，例如創建自己的工藝技術來平衡關斷模式的漏電流與有效電流性能，或使用電壓與頻率擴展技術定義各種省電工作模式。 “第一步是從性能和功耗的角度來確立產品的目標。一旦這些目標確定后，就可以開始設計可提供要求性能但不超過器件功耗預算的制程工藝。”TI公司28nm平臺經理Randy Hollingsworth指出。 EDA工具一直是實現這些更低功耗目標的關鍵，但有時需要圍繞設計環路做一些反復，因為用傳統EDA工具做功耗估計只有在接近設計周期結束時才比較精確。對于未來IC來說，功耗估計需要盡可能在設計周期早期就達到精確。 一些專用工具的提供商已經撿起接力棒。比如Atrenta公司(加州)就推出了一款名為Spyglass Power的工具，它能使用標準的寄存器傳輸級(RTL)描述來執行功耗估計、功耗降低和驗證。這些RTL描述在設計周期的早期就能從每種主要EDA工具獲得。 “現在，工程師希望在設計周期的早期就能估計功耗。”Atrenta公司高級工程總監Peter Suaris表示，“你不能等到設計臨近結束時才去估計功耗。你需要在RTL級對功耗進行協同設計，并對設計作修改，以便能從一開始就實現節能效果。” Atrenta公司宣稱，其專用節能工具能以小于20%的精度估計最終功耗預算，而功耗降低工具能讓最終設計的功耗減少達50%。 
圖1：Atrenta工具可以在設計周期的早期估計功耗，因而可以在設計周期開始之前查明潛在的發熱點。 降低工作電壓 縮小芯片尺寸通常可以降低工作電壓，從而實現節能。例如，三星(Samsung)公司最新的20nm“綠色存儲器”芯片工作電壓從1.5V降低至1.35V,就節省了67%的功耗。 處理器和邏輯電路的工作電壓甚至還能低于存儲器，但工作電壓降低至1V以下時，就不可避免地需要改善半導體制程工藝。IBM、英特爾(Intel)、三星、TI、臺積電(TSMC)和其他每家半導體制造商一直在改進工藝，以便器件能工作在更低電壓，但是，從前幾代工藝開始，這一進程的速度就有所減緩。 關鍵是晶體管導通的閾值電壓在使用不同晶圓時是不一致的，因為在更大尺寸時工藝的變化可以忽略。而由于在給定電壓下關斷狀態的漏電流在不同閾值時變化很大，因此理想芯片實際上要使用根據自身特性定制的供電電壓。 英特爾公司聲稱具有更好的解決方案——這是該公司用了幾乎十年時間進行完善的一種方案。Intel采用了所謂三柵極(tri-gate)的3D FinFET晶體管架構，這種架構以三維方式在晶體管溝道周圍環繞了三個金屬柵極，使晶體管處于這些柵極的電場之下。這種技術可以抵消阻止工作電壓低于1V的工藝變化。 “我們已經成功演示我們的三柵極結構可以將工作電壓減小到0.7V范圍，而且我們還能做得更低。”Intel公司高級工程師Mark Bohr指出，“這些是具有更陡次閾值斜率的完全耗盡型晶體管，能以更小的漏電流更快的關斷，并以更低的閾值電壓導通。” 財大氣粗的半導體制造商專注于模仿Intel公司的3D架構，但一些新創企業則致力于研究新型平面工藝，旨在幫助那些缺乏時間和資金完善3D架構的半導體制造商重啟電壓調整進程。例如SuVolta公司就已經發明出一種用于標準CMOS產品線的超低電壓平面工藝。 與使用3D柵極耗盡晶體管不同，SuVolta使用一個未摻雜溝道(帶摻雜的閾值和保護帶)來回避摻雜中的變化。深度耗盡型溝道工藝可以在標準的平面CMOS產品線上實現。 “通過使用平面深度耗盡型溝道工藝，我們已成功演示供電電壓可降低到0.6V，未來還能夠降得更低。”SuVolta公司首席技術官(CTO) Scott Thompson透露。 SuVolta的首家許可獲得者是富士通半導體(東京)公司，該公司將在今年晚些時候開始量產。有關重要授權交易的進一步聲明有望在2012年晚些時候發布。
圖2: 通過采用未摻雜晶體管溝道(中心，白色，在輕摻雜閾值區之上，淺綠色，和重摻雜篩選區，深綠色)，SuVolta公司的平面CMOS工藝有望將半導體電壓調整在數年停滯后帶回正常的軌道。 縮放性能 一般來說，供電電壓和時鐘速度越低，功耗就越低。然而性能也會受到影響。因此，最新的微控制器和SoC開始采用智能電源管理單元，以便能自動調整工作電壓和時鐘速度來匹配工作負載。 “電源管理的基本思路是獨立地調整芯片不同部分的供電電壓和時鐘速度，以便在任何給定時間點都能匹配它們的工作負載，同時關閉不使用的電路。”Silicon Laboratories公司首席技術官Tyson Tuttle表示。 電源管理單元通常以狀態機模塊的方式來實現，能夠有選擇性地降低非關鍵功能的電壓和時鐘速度。但隨著更多的晶體管被填進采用先進半導體節點的芯片，芯片的大部分在需要使用前一直處于斷電狀態的“黑硅”(dark silicon)概念也許就是未來半導體的先兆。 “在未來更先進的工藝節點，比如22nm，SoC將集成更多的能夠同時導通的晶體管。”Rambus公司首席技術官(CTO)Ely Tsern表示，“黑硅概念就是在芯片上創建許多特殊用途的功能，但在任一時刻都只運行需要的功能，而其它功能則保持黑暗的斷電狀態，什么事也不做。” Intel在芯片電源管理方面處于領先地位，能夠實時詳細地監視內核的溫度，允許通過提升時鐘(渦輪模式)來提高性能或降低速度來節省功耗。 但并不是所有電源管理功能都能經濟地移植到芯片上。事實上，最智能的電源管理方案是在片上和外部電源管理單元之間分割任務。“從功率密度考慮，你能裝到芯片上的東西是有限的，因此，經常會有外部電源管理的需求。”Enpirion公司CTO和合伙創始人Ashraf Lotfi表示。 Enpirion公司專業生產獨立的電源管理單元，這些電源管理單元能從處理器接收命令，例如當處理器進入睡眠模式時降低處理器的電壓，當處理器被喚醒時再立即恢復其電壓。
圖3: Intel的渦輪模式能夠在重工作負載時提升內核時鐘來激發速度，然后時刻監視內核的溫度，當它們開始過熱時再逐漸降低時鐘速度。 采用3D/光學互連 通過縮短互連線的長度并降低其電阻可以支持更小的驅動晶體管，從而降低IC的功耗。縮短互連線長度的傳統方法是增加金屬層，因此目前有些芯片的金屬層多達10層。 然而，互連層設計的最新創新成果是3D硅通孔(TSV)，允許將存儲器芯片堆疊在處理器之上。這種技術將互連長度減少到芯片間的距離，因此不需要大功耗的驅動晶體管和長的PCB互連線。然而，TSV的經濟性比較差，所以大多數芯片制造商推遲了TSV的實現時間。 “雖然TSV確實可以通過縮短走線長度來降低功耗，但這是一種成本非常高的解決方案。”TI公司的Greenhill表示，“為了更具經濟性，TSV需要能夠‘彌補其它不足’，如接口性能，來證明其成本的合理性。” 賽靈思(Xilinx)公司是一家非常熟悉TSV成本/性能平衡的公司，該公司正在交付第一款使用TSV的商用芯片。與在PCB板上焊接獨立器件相比，賽靈思公司采用的這種高性價比技術不僅能降低芯片功耗，而且能提升性能。該技術還幫助賽靈思公司的客戶降低BOM成本，賽靈思公司高級總監Ephrem Wu表示。 賽靈思公司通過使用硅中介層(silicon interposer)回避了在PCB板上焊接各個FPGA的問題。這種硅中介層可以在單個封裝內互連4個高密度的FPGA。 上述技術不僅能提升性能，還能將功耗降低到19W，而傳統的PCB解決方案功耗高達112W。另外一種前沿技術是使用光學收發器。例如，IBM公司的Power7超級計算機使用從傳統光學元件生成的板載光子互連。未來IC很可能使用Kotura公司和其它公司提供的專門光學解決方案，將光子功能轉移到微型光學芯片上，這類芯片可以綁定到處理器和存儲器芯片。 “我們的低功耗硅鍺器件將透鏡、濾波器、調制器和你所需的所有其它光學元件集成到了單顆芯片上。”Kotura公司營銷副總裁Arlon Martin指出。 Kotura公司的硅光子工藝可將來自香煙盒大小的、價值1萬美元傳統單元的光學收發器集成進最新款iPhone大小的500美元封裝中，能讓使用功耗低4至20倍。Kotura公司還展示該公司的SiGe收發器可以通過堆疊式CMOS裸片間的空氣發送光信號，最終在堆疊式芯片之間形成一個高速、低功耗的光學數據通道，可用于替代PCB走線。
圖4: 賽靈思公司能夠使用TSMC公司的硅中介層在封裝內互連4個FPGA，從而將功耗從112W降低到19W。 試用新材料 采用更高遷移率的材料也能降低功耗。標準CMOS產品線已經增加了磁性材料，像碳納米管和石墨烯等“神奇”材料也開始浮出水面。 為了使用鐵電RAM(FRAM)制造嵌入式微控制器，TI在CMOS產品線中增加了磁性材料。從Ramtron International公司獲得授權許可的FRAM要比閃存更方便，因為它們既具有非易失性，還支持隨機訪問。 “與閃存相比，我們非易失性的FRAM在讀寫能耗方面更加高效。”TI公司無線業務部CTO Baher Haroun指出。 Enpirion公司也在其CMOS產品線中引入了磁性材料，并且計劃于2012年開始制造集成電感和變壓器的電源管理芯片。目前，電感和變壓器還無法經濟地集成到必須高頻工作的芯片上，但Enpirion公司的專有磁性材料旨在解決這方面的問題。 “我們通過將不同合金組合在一起，可使我們的磁性材料工作在很高的頻率環境下，仍能保持很高的能效。”據Enpirion公司的Lotfi透露。 與此同時，Semiconductor Research公司最近資助了IBM和哥倫比亞大學合作的一個研究項目：將電感集成到處理器上。該公司聲稱能通過片上穩壓功能在納秒級調節供電電壓，實現工作負載匹配，從而使能耗降幅高達20%。 在不遠的將來，CMOS產品線還可能增加其它近期材料包括砷化銦鎵(InGaAs)。Intel公司計劃使用InGaAs增強未來三柵極晶體管上的溝道，據稱這個措施可以使工作電壓最多降低0.5V。 然而，從長期來看，碳納米管和平面版的石墨烯很可能成為未來超低功耗器件的首選材料。 在喬治亞理工學院(Georgia Tech)的實驗室中，已經證明石墨烯的互連性能超過銅。IBM公司已經成功演示使用碳納米管或石墨烯制造低功耗、超高速的晶體管。TI最近也成功的在晶圓級制造石墨烯。 Intel公司對使用碳材料實現更高電遷移性進行了研究，但結論是這些材料的商用時機還未到。 “使用納米碳或石墨烯的碳互連具有非常吸引人的特性。”Intel公司的Bohr指出，“盡管大體積材料具有更低的電阻，但連接路徑的電阻不低。不過這是一種非常有前景的材料，因此，我希望在今后幾年能見到更多這方面的研究。”
圖5：Enpirion公司的片上電感是采用專用制造工藝和獨立的磁性合金方式在硅晶圓上制造的。 Side bar: 更智能的電源管理方案 作為一家自己也生產外部電源管理IC的處理器制造商，飛思卡爾(Freescale)半導體公司非常擅長對內部和外部單元之間的電源管理任務分割進行優化。 “在精細調整特定應用處理器的電源管理功能方面有許多技巧。”i.MX處理器部門的營銷經理Rajeev Kumar表示，“為了降低外部電源管理IC的復雜性和成本，我們在最新處理器中集成了動態電壓與頻率調整功能，它們能使功耗在任何時刻都匹配應用任務。” 舉例來說，飛思卡爾的i.MX-6不僅能通過片上電壓轉換功能降低所需的外部供電電壓值，還能通過在0.9V和1.2V之間調整供電電壓來動態匹配多達4個ARM9內核的頻率，甚至關閉全部未用的內核。片上電源管理功能還能在程序控制下按需開啟和關閉外圍電路和硬件加速器，無需再使用外部元件來處理。 “通過增加更多的片上電源管理功能，我們能夠將對外部控制器的需求減少到單顆電源管理IC。”飛思卡爾公司電源管理IC經理Michael Jennings表示，“即使不同應用有著不同的功耗要求，我們的i.MX-6參考設計也能向工程師展示如何將材料清單(BOM)明顯地精簡到單顆可配置和可編程的電源管理IC。” “通過將電源輸出調整為單路大電流電壓用于單個內核，或將電源輸出調整為多達4個較低電流的電源用于雙內核和四內核處理器，可以將獨立的可編程電壓提供給每個內核，而開關陣列和內置穩壓器則提供外設所需的所有不同電壓和電流。” 針對飛思卡爾最近發布的帶24個虛擬內核的QorIQ雙線程e6500電源架構先進多處理(AMP)處理器來說，飛思卡爾采用了級聯的電源管理技術，通過永遠不讓所有內核都全速運行而使性能增強了四倍，而且非常穩定。該處理器的自動渦輪模式有選擇地運行以更高頻率執行最關鍵任務的內核；級聯電源管理技術通過合理控制執行重要性較低任務的內核確保不超出功耗預算。 “級聯電源管理是一種受策略驅動的工作負載平衡技術，”QorIQ AMP處理器部營銷領導John Dixon表示，“設計師可以根據具體的最終設備需求選擇能夠正確減小能耗增幅的策略。” 為了支持形成正確的電源管理策略，飛思卡爾公司發明了“昏睡”(drowsy)模式。在這種模式下，可以關閉內核實現節能，同時保持它們的寄存器和局部內存值不變，以便在需要時被快速喚醒。 “在工作負載較輕時，將任務均等地分配給所有內核是一種很低效的做法，”飛思卡爾公司高級SoC架構師Ben Echermann表示，“相反，我們使用自動的自我平衡型動態分配方法將工作分配給較少幾個內核，而讓其它內核進入昏睡模式，這種方法不會因復雜的分配和監視任務而給編程人員帶來負擔。” |
