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歷經四年的開發和一年的試用版本測試，賽靈思（Xilinx）可編程顛覆之作Vivado設計套件終于震撼登場，并通過其早期試用計劃開始向客戶隆重推出。賽靈思公司全球高級副總裁，亞太區執行總裁湯立人（Vincent Tong）認為，以IP及系統為中心的Vivado設計套件將是“顛覆性”的，表明了賽靈思致力于在未來十年加速“All Programmable”器件設計生產力的堅定信念。 一個令人興奮的新時代 賽靈思此番將“All Programmable”作為核心價值理念寫進了公司的LOGO，那么，何為“All Programmable”？湯立人對此解釋說，就28nm工藝而言，賽靈思開發出了許多類型的可編程技術，從邏輯和IO、軟件可編程ARM處理系統、3D-IC、模擬混合信號（AMS）、系統到IC設計工具以及IP等。賽靈思將上述可編程技術進行不同組合，然后集成到“All Programmable”器件中，如目前發貨的基于堆疊硅片互聯技術（SSIT）的Virtex-7 2000T FPGA、Zynq-7000可擴展處理平臺（EPP）、以及支持高級模擬混合信號（AMS）、高性能SERDES和PLL到可編程數據轉換器資源的FPGA等。 
圖1：Vivado可將生產力提升至原來的4倍 “All Programmable”器件，將使設計團隊不僅能夠為他們的設計編程定制邏輯，而且也可以基于ARM和賽靈思處理子系統、算法和I / O進行編程。總之，這是一個全面的、系統級的器件。湯立人說，“未來‘All Programmable’器件要比可編程邏輯設計更多，它們將是可編程的系統集成，投入的芯片越來越少，而集成的系統功能卻越來越多。” 他同時還表示，在利用“All Programmable”器件創建系統的時候，設計者所面臨的是一套全新的集成和實現設計生產力的瓶頸問題。從集成的角度講，包括集成算法C和寄存器傳輸級（RTL）的IP；混合了DSP、嵌入式、連接和邏輯域；驗證模塊和“系統”，以及設計和IP的重用等。實現的瓶頸則包括芯片規劃和分層；多領域和大量的物理優化；多元的“設計”與“時序”收斂；和后期的ECO和設計變更的連鎖效應。正是為了解決集成和實現的瓶頸，使用戶能夠充分利用這些“All Programmable”器件的系統集成能力，賽靈思打造了全新Vivado設計套件。
圖2：快速驗證的以IP為中心的集成 Vivado是什么？ 賽靈思方面稱，Vivado設計套件包括高度集成的設計環境和新一代系統到IC級別的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基于AMBA AXI4 互聯規范、IP-XACT IP封裝元數據、工具命令語言（TCL）、Synopsys 系統約束（SDC）等有助于根據客戶需求量身定制設計流程并符合業界標準的開放式環境。賽靈思構建的Vivado工具將各類可編程技術結合在一起，可擴展實現多達1億個等效ASIC門的設計。 為了解決集成的瓶頸問題，Vivado IDE采用了用于快速綜合和驗證C語言算法IP的ESL設計、實現重用的標準算法和RTL IP封裝技術、標準IP封裝和各類系統構建塊的系統集成、可將仿真速度提高3倍的模塊和系統驗證功能，以及可將性能提升百倍以上的硬件協同仿真功能。 為了解決實現的瓶頸，Vivado工具采用層次化器件編輯器和布局規劃器、速度提升了3-15 倍，且為SystemVerilog提供業界領先支持的邏輯綜合工具、速度提升了4倍且確定性更高的布局布線引擎、以及通過分析技術可最小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單（ECO）的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。最后，Vivado工具通過利用最新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優化自動化時鐘門等集成功能。
圖3：確定性設計收斂 賽靈思方面始終強調說，開發 Vivado 設計套件的目的是為客戶提供一種具有完整系統可編程功能的新型工具套件，該套件遠遠超越了賽靈思為時甚久的旗艦型ISE設計套件。為幫助客戶順利過渡到Vivado設計套件的使用，賽靈思將繼續堅定地為采用7系列及更早期的賽靈思FPGA技術的客戶提供ISE支持。今后Vivado設計套件將成為賽靈思的旗艦設計環境，支持所有7系列器件及賽靈思未來器件。 湯立人預計，一旦客戶啟用Vivado設計套件，就會立即體會到其相對于ISE的優勢。他說，“與同類競爭工具相比，Vivado設計套件的運行時間可縮短4倍，能夠顯著提升用戶的設計生產力。同時該設計套件純熟地運用了多種業界標準，諸如 System Verilog、SDC（Synopsys 設計約束）、C/C++/System C、ARM AMBA AXI-4互聯、互動TCL（工具命令語言）腳本。Vivado 設計套件的其它突出優勢包括為Vivado的眾多報告和設計視圖提供全面的交叉探測功能、預計將于2012年推出的高級圖形化IP集成功能、首款得到FPGA廠商全面支持的商用高層次綜合技術（C++到HDL綜合）。 Vivado設計套件2012.1版本現已作為早期試用計劃的一部分推出，今夏早些時候將公開發布2012.2版本，今年晚些時候還將推出WebPACK。目前采用ISE設計套件版本的客戶將免費獲得最新Vivado設計套件版本和IDS。賽靈思承諾將繼續為針對7系列及早期產品設計的客戶提供ISE設計套件支持。 |
