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由于系統時鐘頻率和上升時間的增長，信號完整性設計變得越來越重要。不幸的是，絕大多數數字電路設計者并沒意識到信號完整性問題的重要性，或者是直到設計的最后階段才初步認識到。 本篇介紹了高速數字硬件電路設計中信號完整性在通常設計的影響。這包括特征阻抗控制、終端匹配、電源和地平面、信號布線和串擾等問題。掌握這些知識，對一個數字電路設計者而言，可以在電路設計的早期，就注意到潛在可能的信號完整性問題，還可以幫助設計則在設計中盡量避免信號完整性對設計性能的影響。 盡管，信號完整性一直以來都是硬件工程師必備的設計經驗中的一項，但是在數字電路設計中長期被忽略。在低速邏輯電路設計時代，由于信號完整性相關的問題很少出現，因此對信號完整性的考慮本認為是浪費效率。然而近幾年隨著時鐘率和上升時間的增長，信號完整性分析的必要性和設計也在增長。不幸的是，大多數設計者并沒有注意到，而仍然在設計中很少去考慮信號完整性的問題。 現代數字電路可以高達GHz 頻率并且上升時間在50ps以內。在這樣的速率下，在PCB設計走線上的疏忽即使是一個英尺，而由此造成的電壓、時延和接口問題將不僅僅局限在這一根線上，還將會影響的全板及相鄰的板。 這個問題在混合電路中尤為嚴重。例如，考慮到在一個系統中有高性能的ADC 到數字化接收模擬信號。散布在ADC器件的數字輸出端口上的能量可能很容易就達到130dB（10，000，000，000，000 倍）比模擬輸入端口。在ADC數字端口上的任何噪聲。設計中的信號完整性并不是什么神秘莫測的過程。對于在設計的早期意識到可能潛在的問題是很關鍵的，同時可以有效避免由此在后期造成的問題。本篇討論了一些關鍵的信號完整性挑戰及處理他們的方法。 確保信號完整性： 1、隔離 一塊PCB板上的元器件有各種各樣的邊值（edge rates）和各種噪聲差異。對改善SI最直接的方式就是依據器件的邊值和靈敏度，通過PCB板上元器件的物理隔離來實現。下圖是一個實例。在例子中，供電電源、數字I/O端口和高速邏輯這些對時鐘和數據轉換電路的高危險電路將被特別考慮。第一個布局中放置時鐘和數據轉換器在相鄰于噪聲器件的附近。噪聲將會耦合到敏感電路及降低他們的性能。第二個布局做了有效的電路隔離將有利于系統設計的信號完整性。 
2、阻抗、反射及終端匹配 阻抗控制和終端匹配是高速電路設計中的基本問題。通常每個電路設計中射頻電路均被認為是最重要的部分，然而一些比射頻更高頻率的數字電路設計反而忽視了阻抗和終端匹配。 由于阻抗失配產生的幾種對數字電路致命的影響，參見下圖：
ａ．數字信號將會在接收設備輸入端和發射設備的輸出端間造成反射。反射信號被彈回并且沿著線的兩端傳播直到最后被完全吸收。 ｂ．反射信號造成信號在通過傳輸線的響鈴效應，響鈴將影響電壓和信號時延和信號的完全惡化。 ｃ．失配信號路徑可能導致信號對環境的輻射。 由阻抗不匹配引起的問題可以通過終端電阻降到最小。終端電阻通常是在靠近接收端的信號線上放置一到兩個分立器件，簡單的做法就是串接小的電阻。 終端電阻限制了信號上升時間及吸收了部分反射的能量。值得注意的是利用阻抗匹配并不能完全消除破壞性因素。然而認真的選用合適的器件，終端阻抗可以很有效的控制信號的完整性。 并不是所有的信號線都需要阻抗控制，在一些諸如緊湊型 PCI 規格要求中的特征阻抗和終端阻抗特性。 對于別的沒有阻抗控制規范要求的其他標準以及設計者并沒有特意關注的。最終的標準可能發生變化從一個應用到另一個應用中。因此需要考慮信號線的長度（相關與延遲Td）以及信號上升時間（Tr）。通用的對阻抗控制規則是Td(延遲)應大于Tr的1/6。 3、內電層及內電層分割 在電流環路設計中會被數字電路設計者忽視的因素，包括對單端信號在兩個門電路間傳送的考慮（如下圖）。從門A 流向門B的電流環路，然后再從地平面返回到門A。
上圖中將會出現兩個潛在的問題： a、A 和B兩點間地平面需要被連接通過一個低阻抗的通路如果地平面間連接了較大的阻抗，在地平面引腳間將會出現電壓倒灌。這就必將會導致所有器件的信號幅值的失真并且疊加輸入噪聲。 b、電流回流環的面積應盡可能的小,環路好比天線。通常說話，一種更大環路面積將會增大了環路輻射和傳導的機會。每一個電路設計者都希望回流電流都可直接沿著信號線，這樣就最小的環路面積。 用大面積接地可以同時解決以上兩個問題。大面積接地可以提供所有接地點間小的阻抗，同時允許返回電流盡量直接沿著信號線返回。 在 PCB設計者中一個常見的錯誤是在地電層上打過孔和開槽。下圖顯示了當一條信號線在一個開過槽的地電層上的電流流向。回路電流將被迫繞過開槽，這就必然會產生一個大的環流回路。
通常而言，在地電源平面上是不可以開槽的。然而，在一些不可避免要開槽的場合，PCB 設計者必須首先確定在開槽的區域沒有信號回路經過。同樣的規則也適用于混合信號電路。 PCB 板中除非用到多個地層。特別是在高性能ADC電路中可以利用分離模擬信號、數字信號及時鐘電路的地層有效的減少信號間的干擾。需要再次強調的，在一些不可避免要開槽的場合，PCB設計者必須首先確定在開槽的區域沒有信號回路經過。 在帶有一個鏡像差異的電源層中也應注意層間區域的面積（如下圖）。在板卡的邊緣存在電源平面層對地平面層的輻射效應。從邊沿泄漏的電磁能量將破壞臨近的板卡。見下圖a。適當的減少電源平面層的面積（見下圖b），以至于地平面層在一定的區域內交疊。這將減少電磁泄漏對鄰近板卡的影響。
4、信號布線 保證信號完整性最重要的就是信號線的物理布線。PCB設計者經常處在工作壓力下，不僅要在盡可能短的時間完成設計，而且還要保證信號的完整性要求。掌握如何平衡可能出現的問題與信號的間距將推動系統設計的進程。高速電流不能有效處理信號線中的不連續。在下圖a中最容易出現信號不連續的問題。在低速電路中對通常不需要考慮信號的不連續性，而在高速電路中就必須考慮這個問題。因此，在電路設計中與采用下圖中b/c所示的方式，可以有效的保證信號的連續性。
在高速電路設計中，對信號布線存在的另一個共性問題。如果沒有特別的原因，應該盡可能消除所有的短接線。在高頻率電路設計中，短接線就如同由于信號線的阻抗匹配而引發的輻射一樣。 在高速電路設計的布線中特別需要注意差分對的布線。差分對是通過兩條完全互補信號線驅動的。差分對可以很好的避免噪聲干擾和改進S/N率。然而差分對信號線對布線有特別高的要求： １、兩條線必須盡可能靠近布線； ２、兩條線必須長度完全一致； 在兩個沒排列在一起的器件間布差分對信號線如何合理的布線是一個關鍵問題。 上圖ａ中由于兩條信號線的長度不一致，將會出現一些不確定風險。正確的布線應采取上圖ｂ中的方式。在差分對布線中的通用規則是：保持兩條信號線同等間距并相互靠近。 5、串擾 在PCB設計中，串擾問題是另一個值得關注的問題。下圖中顯示出在一個PCB中相鄰的三對并排信號線間的串擾區域及關聯的電磁區。當信號線間的間隔太小時，信號線間的電磁區將相互影響，從而導致信號的惡化，這就是串擾。
串擾可以通過增加信號線間距解決。然而，PCB設計者通常受制于日益緊縮的布線空間和狹窄的信號線間距；由于在設計中沒有更多的選擇，從而不可避免的在設計中引入一些串擾問題。顯然，PCB設計者需要一定的管理串擾問題的能力。這些年出了許多可靠間距的相關規則。而一個通常業界認可的規則是3W 規則，即相鄰信號線間距至少應為信號線寬度的3倍。然而，實際中可接受的信號線間距依賴于實際的應用、工作環境及設計冗余等因素。信號線間距從一種情況轉變成另一種以及每次的計算。因此，當串擾問題不可避免時，就應該對串擾定量化。這都可以通過計算機仿真技術表示。利用仿真器，設計者可以決定信號完整性效果和*估系統的串擾影響效果。
6、電源退耦 電源退耦是現在數字電路設計中標準慣例，在此提及將有助于減少電源線上噪聲問題。一個干凈的電源對設計一個高性能電路至關重要。迭加在電源上的高頻噪聲將會對相鄰的每個數字設備都會帶來問題。典型的噪聲來源于地彈、信號輻射或者數字器件自身。最簡單的解決電源噪聲方式是利用電容對地上的高頻噪聲退耦。理想的退耦電容為高頻噪聲提供了一條對地的低阻通路，從而清除了電源噪聲。依據實際應用選擇退耦電容，大多數的設計者會選擇表貼電容在盡可能靠近電源引腳，而容值應大到足夠為可預見的電源噪聲提供一條低阻對地通路。采用退耦電容通常會遇到的問題是不能將退耦電容簡單的當成電容。有以下幾種情況： a、電容的封裝會導致寄生電感； b、電容會帶來一些等效電阻； c、在電源引腳和退耦電容間的導線會帶來一些等效電感； d、在地引腳和地平面間的導線會帶來一些等效電感；由此而引發的效應： a、電容將會對特定的頻率引發共振效應和由其產生的網絡阻抗對相鄰頻段的信號造成更大的影響； b、等效電阻（ESR）還將影響對高速噪聲退耦所形成的低阻通路； 以下總結了由此對一個數字設計者產生的效應： a、從器件上 Vcc 和GND引腳引出的引線需要被當作小的電感。因此建議在設計中盡可能使Vcc 和GND 的引線短而粗。 b、選擇低 ESR效應的電容，這有助于提高對電源的退耦； c、選擇小封裝電容器件將會減少封裝電感。改換更小封裝的器件將導致溫度特性的變化。因此在選擇一個小封裝電容后，需要調整設計中器件的布局。 在設計中，用Y5V 型號的電容替換X7R 型號的電容器件，可保證更小的封裝和更低的等效電感，但同時也會為保證高的溫度特性花費更多的器件成本。 在設計中還應考慮用大容量電容對低頻噪聲的退耦。采用分離的電解電容和鉭電容可以很好的提高器件的性價比。 7、總結： 信號完整性是貫穿于高速數字電路設計中的最重要的問題之一；在此將列出幾點在數字電路設計中保證信號完整性的建議： a、對靈敏元件實施對噪聲器件的物理隔離； b、阻抗控制、反射和信號終端匹配； c、用連續的電源和地平面層； d、布線中盡量避免采用直角； e、差分對布線長度相等； f、高速電路設計中應考慮串擾問題； g、電源退耦問題； 很好了掌握以上提到的數字電路設計中的問題，可以幫助數字電路設計者能在電路設計的早期盡可能多地發現一些電路設計中潛在的問題。 作者：Mick Grant, Design Engineer Calyptech公司白皮書 Issue: 01, 11th November 2002 |
