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高速先生成員--周偉 關于光模塊的仿真，從10GE到1.6TE的光模塊其實我們都有仿過，很多客戶一開始的需求都是希望能看下眼圖，但經過我們解釋后，最后還是同意按照協議進行無源仿真，今天我們就來聊聊為什么只仿真無源而不去仿真有源看眼圖的方式吧。 如下是我們其中一個1.6T光模塊的部分設計線路圖，這些高速信號的線路又被分成了兩部分：一部分是從OSFP金手指到中間的DSP芯片，分別由8對TX和8對RX組成，每對200/224Gbps的速率構成了收發1.6TE的通道；另一部分就是從芯片到TOSA和ROSA接口焊盤，也是由8對TX和8對RX構成，每對也是200/224Gbps的速率。金手指到DSP芯片部分是有協議損耗要求的，而后一部分協議上沒有定義相關的電氣要求。 初看起來好像和400GE、800GE的光模塊都是一樣的套路，看不出難度在哪里，但再一細看，難度就不是一個級別了，最主要的難度就是中間芯片的Pitch（芯片焊盤中心間距）只有0.15mm，如下圖所示。 這么小間距的Pitch要怎么出線呢？而且還是差分走線，這就對設計來說難度和考驗都很大。這么小間距的設計一般就需要用到mSAP工藝和任意階HDI設計了，這種工藝介于芯片封裝基板和PCB板之間，后面大家感興趣的話可以讓咱們的東哥來介紹一下，今天我們先跳過，只要知道有這個工藝即可，來看看我們的走線線寬就知道為什么不能用普通的工藝了，就問差分線2.1mil的線寬，2.8mil的間距，普通PCB生產工藝能生產嗎？ 這時候可能就有人要問了，設計難度可以理解，那這種1.6T光模塊的仿真有什么難點呢？ 其實相對于仿真來說，設計是簡單的，設計只要保證連通性就好了，簡單來說就是只要能順利把線走出來就成功了一半，難的是除了線走出來，還要能保證信號質量，這個就必須通過仿真來保障了。前面說了1.6TE光模塊的信號速率最高是224Gbps，當然是PAM4編碼的，那么它的基頻就到了56GHz了，頻率越高，仿真難度就越大，后面的線損也很大，一點點差異都會影響到最終的性能，如材料的選擇，不同層的出線和過孔優化方式等；普通的通孔設計在頻率不是太高的時候過孔特性差異不是很大，但到了30GHz甚至50GHz以后，再疊加任意階HDI的過孔，不同層的過孔就需要單獨進行仿真，還有金手指處的焊盤也需要特殊優化，我們會加上連接器的3D模型來模擬真實插上連接器時的特性，這樣和實際情況更接近，仿真也更準確；所有的這些操作帶來的后果就是工作量變大，需要的仿真時間更多了。 那為什么光模塊的仿真很多只仿真無源而很少仿真有源眼圖和誤碼率呢？這確實是很多人關心的話題。首先我們來看看光模塊VSR協議的無源要求吧，如下圖是OIF-CEI-5.1協議上摘抄的關于112G-VSR-PAM4對于PCB通道的參考模型及損耗要求。 協議上面對于無源插損的要求比較明確，Host主板上的損耗最大是12dB，連接器的損耗最大2dB，光模塊及電容的損耗最大2dB，總共系統16dB的損耗，一般來說只要PCB板級能滿足這個損耗要求就已經符合協議的指標了，剩下的就是芯片的事啦（不排除有部分芯片性能比較差的可能）。 對于仿真來說，在沒有芯片ami模型的情況下，我們就只需要保證PCB板級的損耗符合上面的協議要求即可，一般這個無源損耗的指標會比較嚴格，只要這個無源損耗滿足了，當然還有其他的指標如回損、模態及串擾等指標也要滿足，那么大部分的芯片都是可以正常工作的，因為芯片的性能也要按照協議的指標要求來，大家都要在這個協議的框架下工作，任何環節都不能脫離這個協議框架，否則那就沒得玩了，這就是有協議的好處。 無源仿真就相對簡單很多，只要有PCB設計文件，疊層和材料信息就可以開始建模仿真優化了，只要仿真方法得當，材料信息準確，那么無源仿真出來的結果就能作為判斷依據；但有源仿真就會復雜很多，需要有系統的所有信息，如主板Host和光模塊上芯片的ami模型，連接器的3D及S參數模型，主板Host和光模塊上的走線情況（如S參數模型，PCB文件及疊層信息等）。很多時候如果不是做系統的廠家，很少能全部集齊這些模型，如做主板Host端的，就很難拿到光模塊部分廠家的資料，因為主板Host還要兼容各個廠家的光模塊；而做光模塊端的，則沒有主板Host端的資料，同時他們也不僅僅只特供給某一家主機Host端，所以要搭配一起做系統仿真就比較困難。現在協議既然有無源分段的指標要求，那么就按照“鐵路工人各管一段”的原則，大家各自管好自己部分的損耗要求，那么合在一起也是可以滿足的，這就是前面說了大家都要在這個協議的框架下工作。好了，希望下次不會再有人讓我們進行系統的有源仿真了，除非本身是做Host和光模塊整個系統的，有系統的資料可以提供一起來仿真。 本期問題：下期將分享其他速率的光口協議，關于協議大家可以提前說一下自己最想了解的部分，謝謝！ |
