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隨著數(shù)字技術(shù)在儀器儀表和通信系統(tǒng)中的廣泛使用，可從參考頻率源產(chǎn)生多個(gè)頻率的數(shù)字控制方法誕生了，即直接數(shù)字頻率合成(DDS)。其基本架構(gòu)如圖1所示。該簡(jiǎn)化模型采用一個(gè)穩(wěn)定時(shí)鐘來驅(qū)動(dòng)存儲(chǔ)正弦波(或其它任意波形)一個(gè)或多個(gè)整數(shù)周期的可編程只讀存儲(chǔ)器(PROM)。隨著地址計(jì)數(shù)器逐步執(zhí)行每個(gè)存儲(chǔ)器位置，每個(gè)位置相應(yīng)的信號(hào)數(shù)字幅度會(huì)驅(qū)動(dòng)DAC，進(jìn)而產(chǎn)生模擬輸出信號(hào)。最終模擬輸出信號(hào)的頻譜純度主要取決于DAC。相位噪聲主要來自參考時(shí)鐘。 DDS是一種采樣數(shù)據(jù)系統(tǒng)，因此必須考慮所有與采樣相關(guān)的問題，包括量化噪聲、混疊、濾波等。例如，DAC輸出頻率的高階諧波會(huì)折回奈奎斯特帶寬，因而不可濾波，而基于PLL的合成器的高階諧波則可以濾波。此外，還有其它幾種因素需要考慮，稍后將會(huì)討論。 
圖1：直接數(shù)字頻率合成系統(tǒng)的基本原理 這種簡(jiǎn)單DDS系統(tǒng)的基本問題在于，最終輸出頻率只能通過改變參考時(shí)鐘頻率或?qū)ROM重新編程來實(shí)現(xiàn)，非常不靈活。實(shí)際DDS系統(tǒng)采用更加靈活有效的方式來實(shí)現(xiàn)這一功能，即采用名為數(shù)控振蕩器(NCO)的數(shù)字硬件。圖2所示為該系統(tǒng)的框圖。
圖2：靈活的DDS系統(tǒng) 系統(tǒng)的核心是相位累加器，其內(nèi)容會(huì)在每個(gè)時(shí)鐘周期更新。相位累加器每次更新時(shí)，存儲(chǔ)在△相位寄存器中的數(shù)字字M就會(huì)累加至相位寄存器中的數(shù)字。假設(shè)△相位寄存器中的數(shù)字為00...01，相位累加器中的初始內(nèi)容為00...00。相位累加器每個(gè)時(shí)鐘周期都會(huì)按00...01更新。如果累加器為32位寬，則在相位累加器返回至00...00前需要232(超過40億)個(gè)時(shí)鐘周期，周期會(huì)不斷重復(fù)。 相位累加器的截?cái)噍敵鲇米髡?或余弦)查找表的地址。查找表中的每個(gè)地址均對(duì)應(yīng)正弦波的從0°到360°的一個(gè)相位點(diǎn)。查找表包括一個(gè)完整正弦波周期的相應(yīng)數(shù)字幅度信息。(實(shí)際上，只需要90°的數(shù)據(jù)，因?yàn)閮蓚�(gè)MSB中包含了正交數(shù)據(jù))。因此，查找表可將相位累加器的相位信息映射至數(shù)字幅度字，進(jìn)而驅(qū)動(dòng)DAC。圖3用圖形化的“相位輪”顯示了這一情況。 考慮n = 32，M = 1的情況。相位累加器會(huì)逐步執(zhí)行232個(gè)可能的輸出中的每一個(gè)，直至溢出并重新開始。相應(yīng)的輸出正弦波頻率等于輸入時(shí)鐘頻率232分頻。若M=2，相位累加器寄存器就會(huì)以兩倍的速度“滾動(dòng)”計(jì)算，輸出頻率也會(huì)增加一倍。以上內(nèi)容可總結(jié)如下：
圖3：數(shù)字相位輪 n位相位累加器(大多數(shù)DDS系統(tǒng)中，n的范圍通常為24至32)存在2n個(gè)可能的相位點(diǎn)。△相位寄存器中的數(shù)字字M代表相位累加器每個(gè)時(shí)鐘周期增加的數(shù)量。如果時(shí)鐘頻率為fc，則輸出正弦波頻率計(jì)算公式為：
該公式稱為DDS“調(diào)諧公式”。注意，系統(tǒng)的頻率分辨率等于fc/2n。n = 32時(shí)，分辨率超過40億分之一！在實(shí)際DDS系統(tǒng)中，溢出相位寄存器的位不會(huì)進(jìn)入查找表，而是會(huì)被截?cái)啵涣粝虑?3至15個(gè)MSB。這樣可以減小查找表的大小，而且不會(huì)影響頻率分辨率。相位截?cái)嘀粫?huì)給最終輸出增加少量可接受的相位噪聲。(參見圖4)。
圖4：計(jì)算得出的輸出頻譜顯示15位相位截?cái)鄷r(shí)90 dB SFDR DAC的分辨率通常比查找表的寬度少2至4位。即便是完美的N位DAC，也會(huì)增加輸出的量化噪聲。圖4顯示的是32位相位累加器15位相位截?cái)鄷r(shí)計(jì)算得出的輸出頻譜。選擇M值后，輸出頻率會(huì)從0.25倍時(shí)鐘頻率開始稍有偏移。注意，相位截?cái)嗪陀邢轉(zhuǎn)AC分辨率產(chǎn)生的雜散都至少比滿量程輸出低90 dB。這一性能遠(yuǎn)遠(yuǎn)超出了任何商用12位DAC，足以滿足大多數(shù)應(yīng)用的需求。 上述基本DDS系統(tǒng)極為靈活，且具有高分辨率。只需改變M寄存器的內(nèi)容，頻率就可以立即改變，不會(huì)出現(xiàn)相位不連續(xù)。但是，實(shí)際DDS系統(tǒng)首先需要執(zhí)行串行或字節(jié)加載序列，以將新的頻率字載入內(nèi)部緩沖寄存器，然后再載入M寄存器。這樣就可以盡可能減少封裝引腳數(shù)。新的頻率字載入緩沖寄存器后，并行輸出△相位寄存器就會(huì)同步操作，從而同時(shí)改變所有位。加載△相位緩沖寄存器所需的時(shí)鐘周期數(shù)決定了輸出頻率的最大改變速率。 DDS系統(tǒng)中的混疊 簡(jiǎn)單DDS系統(tǒng)中可能會(huì)產(chǎn)生一種重要的輸出頻率范圍限制。奈奎斯特準(zhǔn)則表明，時(shí)鐘頻率(采樣速率)必須至少為輸出頻率的兩倍。實(shí)際最高輸出頻率限制在約1/3時(shí)鐘頻率范圍內(nèi)。圖5所示為DDS系統(tǒng)中的DAC輸出，其中輸出頻率為30 MHz，時(shí)鐘頻率為100 MHz。如圖所示，重構(gòu)DAC后必須跟隨一個(gè)抗混疊濾波器，以消除較低的圖像頻率(100–30 = 70 MHz)。
圖5：DDS系統(tǒng)中的混疊 注意，DAC輸出(濾波前)的幅度響應(yīng)跟隨著一個(gè)sin(x)/x響應(yīng)，在時(shí)鐘頻率及其整數(shù)倍時(shí)，該值為零。歸一化輸出幅度A(fO)的精確計(jì)算公式如下：
其中，fO為輸出頻率，fc為時(shí)鐘頻率。 出現(xiàn)該滾降的原因是由于DAC輸出并非一系列零寬脈沖(和最佳重新采樣器中一樣)，而是一系列矩形脈沖，寬度等于更新速率的倒數(shù)。sin(x)/x響應(yīng)的幅度比奈奎斯特頻率低3.92 dB(DAC更新速率的1/2)。實(shí)際上，抗混疊濾波器的傳遞函數(shù)可用來補(bǔ)償sin(x)/x滾降，使整體頻率響應(yīng)相對(duì)平坦，達(dá)到最大輸出DAC頻率(一般為1/3更新速率)。 另一個(gè)重要的考慮因素在于，和基于PLL的系統(tǒng)不同，DDS系統(tǒng)中的基本輸出頻率高階諧波會(huì)因混疊而折回至基帶。這些諧波無法通過抗混疊濾波器去除。例如，如果時(shí)鐘頻率為100 MHz，輸出頻率為30 MHz，則30 MHz的第二個(gè)諧波會(huì)出現(xiàn)在60 MHz(帶外)，但也會(huì)出現(xiàn)在100 – 60 = 40 MHz(混疊成分)。同樣，第三個(gè)諧波(90 MHz)會(huì)出現(xiàn)在帶內(nèi)，頻率為100 – 90 = 10 MHz，第四個(gè)諧波出現(xiàn)在120 – 100 MHz = 20 MHz。高階諧波也會(huì)落在奈奎斯特帶寬內(nèi)(直流至fc/2)。前4個(gè)諧波的位置如圖所示。 用作ADC時(shí)鐘驅(qū)動(dòng)器的DDS系統(tǒng) DDS系統(tǒng)(如AD9850)可以提供產(chǎn)生ADC采樣時(shí)鐘的出色方法，尤其適合ADC采樣頻率必須受到軟件控制，且鎖定至系統(tǒng)時(shí)鐘的情況(參見圖6)。DAC輸出電流IOUT驅(qū)動(dòng)200 Ω、42 MHz的低通濾波器，源和負(fù)載阻抗端接，等效負(fù)載為100Ω。濾波器可以消除42 MHz以上的雜散頻率成分。經(jīng)過濾波的輸出可以驅(qū)動(dòng)AD9850內(nèi)部比較器的一個(gè)輸入端。DAC補(bǔ) 償輸出電流可以驅(qū)動(dòng)100Ω的負(fù)載。位于兩個(gè)輸出之間的100 kΩ電阻分壓器輸出經(jīng)過去耦，可以產(chǎn)生參考電壓以供內(nèi)部比較器使用。 比較器輸出有2 ns的上升和下降時(shí)間，可以產(chǎn)生與TTL/CMOS邏輯電平兼容方波。比較器輸出邊緣的抖動(dòng)小于20 ps rms。輸出和補(bǔ)償輸出均可按要求提供。
圖6：將DDS系統(tǒng)用作ADC時(shí)鐘驅(qū)動(dòng)器 在圖6所示的電路中，40 MSPS ADC時(shí)鐘的總輸出均方根抖動(dòng)為50 ps rms，由此產(chǎn)生的信噪比下降在寬動(dòng)態(tài)范圍應(yīng)用中必須加以考慮。 DDS系統(tǒng)中的幅度調(diào)制 DDS系統(tǒng)中的幅度調(diào)制可以通過在查找表和DAC輸入之間放置數(shù)字乘法器來實(shí)現(xiàn)，如圖7所示。調(diào)制DAC輸出幅度的另一種方法是改變DAC的參考電壓。在AD9850中，內(nèi)部參考控制放大器的帶寬約為1 MHz。這種方法在輸出幅度變化相對(duì)較小的情況下非常有效，只要輸出信號(hào)不超過+1 V的規(guī)格即可。
圖7：DDS系統(tǒng)中的幅度調(diào)制 DDS系統(tǒng)中的無雜散動(dòng)態(tài)范圍考慮 在大多數(shù)DDS應(yīng)用中，首要考慮因素是DAC輸出的頻譜純度。遺憾的是，該性能的測(cè)量、預(yù)測(cè)和分析十分復(fù)雜，涉及大量相互作用的因素。 即便是理想的N位DAC，也會(huì)在DDS系統(tǒng)中產(chǎn)生諧波。這些諧波的幅度主要取決于輸出頻率與時(shí)鐘頻率的比值。原因在于，DAC量化噪聲的頻譜成分會(huì)隨著該比值的變化而變化，雖然其理論均方根值仍等于q/√12(其中q是LSB的權(quán)重)。“量化噪聲表現(xiàn)為白噪聲，在奈奎斯特帶寬內(nèi)均勻分布”這條假設(shè)在DDS系統(tǒng)中并不適用(這條假設(shè)在ADC系統(tǒng)中更為適用，因?yàn)锳DC會(huì)給信號(hào)增加一定的噪聲，從而“擾動(dòng)”量化誤差或使其隨機(jī)化。但是，依然存在一定的相關(guān)性)。例如，如果DAC輸出頻率精確設(shè)置為時(shí)鐘頻率的約數(shù)，則量化噪聲會(huì)集中在輸出頻率的倍數(shù)，也就是說，主要取決于信號(hào)。如果輸出頻率稍有失調(diào)，量化噪聲會(huì)變得更加隨機(jī)，從而改進(jìn)有效SFDR。 圖8說明了上述情況，其中4096 (4k)點(diǎn)FFT基于理想12位DAC中數(shù)字化生成的數(shù)據(jù)計(jì)算得出。左側(cè)圖表(A)中，所選的時(shí)鐘頻率和輸出頻率的比值恰好等于40，獲得的SFDR約為77 dBc。右側(cè)圖表中，比例稍有失調(diào)，有效SFDR增至94 dBc。在這一理想情況下，只是略微改變了頻率比，SFDR就改變了17 dB。
圖8：采用4096點(diǎn)FFT時(shí)，時(shí)鐘與輸出頻率比值對(duì)理論12位DAC SFDR的影響 因此，通過仔細(xì)選擇時(shí)鐘與輸出頻率，就可以獲得最佳SFDR。但是，在有些應(yīng)用中，這點(diǎn)可能難以實(shí)現(xiàn)。在基于ADC的系統(tǒng)中，增加少量的隨機(jī)噪聲至輸入就可能使量化誤差隨機(jī)化，并且減少這種效應(yīng)。DDS系統(tǒng)中也可以實(shí)現(xiàn)同樣的效果，如圖9所示(參見參考文獻(xiàn)8、9、10)。偽隨機(jī)數(shù)字噪聲發(fā)生器輸出先增加至DDS正弦幅度字，然后再載入DAC。數(shù)字噪聲的幅度設(shè)置為1/2 LSB左右。這樣就能實(shí)現(xiàn)隨機(jī)化過程，代價(jià)是整體輸出本底噪聲會(huì)略微增加。但是，在大多數(shù)DDS系統(tǒng)中，有足夠的靈活性可以選擇不同的頻率比，因此不需要擾動(dòng)。
圖9：向DDS系統(tǒng)注入數(shù)字?jǐn)_動(dòng)以使量化噪聲隨機(jī)化并提高SFDR ADI公司的在線設(shè)計(jì)工具ADIsimDDS是一種互動(dòng)工具，可以幫助用戶選擇及評(píng)估DDSIC。它允許用戶選擇器件，輸入要求的工作條件，以及評(píng)估器件的一般性能。該工具利用數(shù)學(xué)公式估算選定器件的整體性能，并不計(jì)算所有可能的誤差。因此，這款工具只能用來輔助設(shè)計(jì)，而不能代替實(shí)際的硬件測(cè)試和評(píng)估。 參考文獻(xiàn)： 1. Ask The Application Engineer—33: All About Direct Digital Synthesis (Analog Dialogue, Vol. 38, August 30, No. 3 2004). 2. "Single-Chip Direct Digital Synthesis vs. the Analog PLL," (Analog Dialogue, Vol. , 1996. 3. DDS Design, By David Brandon, EDN, May 13, 2004. 4. A Technical Tutorial on Digital Signal Synthesis, 1999, Analog Devices, Inc. 5. Direct Digital Synthesis Frequently Asked Questions, Analog Devices, Inc. 6. David Buchanan, "Choosing DACs for Direct Digital Synthesis," Application Note AN-237, Analog Devices, Inc. 7. David Brandon, "Direct Digital Synthesizers in Clocking Applications," Application Note AN-823, Analog Devices, 2006. 8. Richard J. Kerr and Lindsay A. Weaver, "Pseudorandom Dither for Frequency Synthesis Noise," U.S.Patent 4,901,265, filed December 14, 1987, issued February 13, 1990. 9. Henry T. Nicholas, III and Henry Samueli, "An Analysis of the Output Spectrum of Direct Digital Frequency Synthesizers in the Presence of Phase-Accumulator Truncation," IEEE 41st Annual Frequency Control Symposium Digest of Papers, 1987, pp. 495-502, IEEE Publication No. CH2427-3/87/0000-495. 10. Henry T. Nicholas, III and Henry Samueli, "The Optimization of Direct Digital Frequency Synthesizer Performance in the Presence of Finite Word Length Effects," IEEE 42nd Annual Frequency Control Symposium Digest of Papers," 1988, pp. 357-363, IEEE Publication No. CH2588- 2/88/0000-357. 11. ADIsimDDS design tool from Analog Devices. 12. Hank Zumbahlen, Basic Linear Design, Analog Devices, 2006, ISBN: 0-915550-28-1. Also available as Linear Circuit Design Handbook, Elsevier-Newnes, 2008, ISBN-10: 0750687037, ISBN-13: 978-0750687034. Chapter 4. 13. Walt Kester, Analog-Digital Conversion, Analog Devices, 2004, ISBN 0-916550-27-3, Chapter 6. Also available as The Data Conversion Handbook, Elsevier/Newnes, 2005, ISBN 0-7506-7841-0, Chapter 6. 下載原文： 
MT-085.pdf
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