PCIe DMA、Nand Flash、DRAM、RocketIO/SRIO、SERDES

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NAND FLASH Controller IP Core
標準NAND FLASH Controller
標準NAND FLASH控制器

我是一位在職者（北京），專業從事FPGA接口設計，有較多的空余時間，對FPGA有比較豐富的項目經驗（6年）。
熟練使用Xilinx/Altera FPGA，熟悉NAND FLASH接口時序。

自行編寫標準NAND FLASH Controller/控制器，可以以源代碼（VHDL語言）或網表形式(提供使用手冊)提供，功能包括：
1. 支持異步接口的SLC和MLC Nand Flash
2. 最高支持時序模式5（Timing Mode 5）
3. 兼容ONFI命令集：Reset、Read ID/ONFI Signature、Read Unique ID、Read Parameter Page、Set Feature、Get Feature、Read Status、Erase、Program Page、Read Page、Program Page Cache、Read Page Cache
4. 支持上電自動壞塊檢測
5. 支持壞塊表動態更新
6. 支持壞塊管理（BBM）；壞塊管理使能和禁止
7. 支持ECC：256 Byte糾正1-bit，檢錯2-bit；ECC使能和禁止
8. 內置DMA數據傳輸引擎
9. 支持各個設備廠商（Micron、Samsung、Hynix、Toshiba、ST-Micro和其他廠商）的Nand Flash

NAND FLASH Controller自動進行壞塊管理以及ECC糾錯，壞塊表可存儲于FPGA內部RAM塊。

NAND FLASH控制器的用戶接口友好，基本上都是DPRAM或FIFO接口，狀態信號是I/O接口，易于使用。

此NAND FLASH控制器可以適應各種各樣的NAND FLASH芯片型號。

此NAND FLASH控制器多次在實際項目中使用，被證明穩定可靠。

如有NAND FLASH接口開發相關方面的技術合作，可隨時聯系我。
聯系方式：fpga_coop@163.com




基于PCI Express的數據采集卡
PCIE數據采集卡
PCI Express數據采集卡

本人在北京工作6年以上,從事FPGA外圍接口設計,非常熟悉PCI Express協議,設計調試了多個基于PCI Express接口的數據采集卡.

本人非常熟悉Virtex-5/Virtex-6 FPGA PCI Express Block Endpoint模塊,基于該模塊設計了PCI
Express Endpoint Master DMA.

1. Master DMA位于FPGA內部,FPGA執行DMA操作,主要包括兩大功能MA Write(FPGA-->內存)和DMA
Read(內存-->FPGA).
2. 4x PCI Express DMA Write(FPGA-->內存)的速度可達860MB/s;4x PCI Express DMA
Read(內存-->FPGA)的速度可達840MB/s.
3. 8x PCI Express DMA Write(FPGA-->內存)的速度可達1640MB/s;8x PCI Express DMA
Read(內存-->FPGA)的速度可達1590MB/s.
4. FPGA內部的Master DMA也包含與DMA傳輸相關的控制狀態寄存器和中斷寄存器.
5. PCI Express驅動采用WinDriver,采用Legacy
PCI或MSI中斷方式,用戶應用軟件通過WinDriver的API函數訪問PCI Express寄存器文件.

PCI Express接口特性如下：
1. 自適應鏈路速率，支持Gen 1、2.5Gbps/Lane(Virtex-5 FPGA)和Gen 2、5.0Gbps/Lane(Virtex-6
FPGA)
2. 自適應鏈路寬度，支持PCI Express x8/x4/x1
3. 支持Master DMA Write、Master DMA Read、MSI/傳統PCI中斷、寄存器讀寫、RAM讀  寫
4. 支持Master DMA Write和Master DMA Read全雙工數據傳輸
5. PCI Express驅動支持Windows、Linux等操作系統，如Windriver
6. 即插即用，支持熱插拔

本人已經在Xilinx評估板ML555和ML605,以及自制的 PCIE金手指板卡上調試驗證了PCI Express Endpoint Master
DMA功能.
1. Master DMA Write數據傳輸功能,數據傳輸流方向：光纖/RocketIO GTP--> DDR2/DDR3內存 --> PCI
Express Master DMA Write --> PC內存 --> PC硬盤.
2. Master DMA Read數據傳輸功能,數據傳輸流方向：PC硬盤 --> PC內存 --> PCI Express Master DMA
Read --> DDR2/DDR3內存 --> 光纖/RocketIO GTP接口.
3. 寄存器訪問:軟件訪問FPGA內部與DMA傳輸相關的寄存器.
4. FPGA發出Legacy PCI或MSI中斷.
5. 用戶應用程序,采用Visual C/C++編寫.

本人可以提供FPGA源代碼,PCI
Express驅動、用戶應用程序源代碼以及相關設計、測試文檔.同時還可以在Xilinx評估板ML555和ML605,以及自制的PCIE金手指板卡上演示驗證.
如有PCI Express相關方面的技術合作，可聯系我。
聯系方式：fpga_coop@163.com




NAND FLASH Controller IP Core
Super-High-Speed NAND FLASH Array Controller
超高速NAND FLASH陣列控制器

我是一位在職者（北京），專業從事FPGA接口設計，有較多的空余時間，對FPGA有比較豐富的項目經驗（6年）。
熟練使用Xilinx/Altera FPGA，熟悉NAND FLASH接口時序。

自行編寫NAND FLASH Controller/控制器，可以以源代碼（VHDL語言）或網表形式(提供使用手冊)提供，功能包括：
1. NAND Flash物理接口時序：支持PAGE READ、PROGRAM PAGE、BLOCK ERASE、RESET、READ ID、READ
STATUS、Set/Get Feature等命令集和相關時序
2. Nand Flash陣列的流水線管理：流水線化PROGRAM PAGE，使Nand Flash陣列的存儲速度最大化；流水線管理NAND
FLASH陣列的PAGE READ、BLOCK ERASE、RESET、READ ID等操作
3. Nand Flash陣列的壞塊檢測：檢測NAND FLASH的原始出廠壞塊
4. Nand Flash陣列的壞塊管理：在Nand Flash陣列的PROGRAM PAGE和PAGE READ過程中，剔除NAND
FLASH的壞塊，產生有效的塊地址
5. Nand Flash陣列的ECC：256 byte數據生成3 byte ECC編碼，使用3 byte ECC編碼能夠糾正256
byte數據中的1個bit錯誤，檢測2個bit以上的錯誤

NAND FLASH Controller自動進行壞塊管理以及ECC糾錯，壞塊表可存儲于FPGA內部RAM塊或片外SRAM。

NAND FLASH控制器的用戶接口友好，基本上都是DPRAM或FIFO接口，狀態信號是I/O接口，易于使用。

此NAND FLASH控制器既可以適應簡單的單片NAND FLASH應用，也可以適應NAND FLASH陣列應用，并且可以適應各種各樣的NAND
FLASH芯片型號。

8x8(8行8列:8個片選,64位數據總線) NAND FLASH陣列的存儲速度可達380MB/S。

FPGA內部可以嵌入多個NAND FLASH控制器，每個控制器的存儲速度可達380MB/S。如果嵌入4個NAND
FLASH控制器，那么存儲速度可達1520MB/S。

此NAND FLASH控制器多次在實際項目中使用，被證明穩定可靠。

如有NAND FLASH接口開發相關方面的技術合作，可隨時聯系我。
聯系方式：fpga_coop@163.com




高速LVDS數據傳輸方案和協議
基于FPGA的高速LVDS數據傳輸

本人在北京工作6年,從事FPGA外圍接口設計,非常熟悉高速LVDS數據傳輸,8B/10B編碼等,設計調試了多個FPGA與FPGA以及FPGA與專用芯片(比如AD/DA)之間的高速LVDS數據傳輸.

本人非常熟悉Virtex-5/Virtex-6
FPGA的內置SERDES模塊,包括ISERDES,OSERDES,IODELAY,IDELAYCTRL等部件,基于該模塊設計了一種高速LVDS數據收發方案和協議:
1.
1路LVDS數據的時鐘頻率是500MHz(Virtex-5)或600MHz(Virtex-6),雙沿數據傳輸;1路LVDS數據的傳輸速率為1Gbps(Virtex-5)或1.2Gbps(Virtex-6),16路LVDS數據的傳輸速率為16Gbps(Virtex-5)或19.2Gbps(Virtex-6)
2. 高速LVDS數據發送:訓練序列產生,數據成幀,8B/10B編碼,數據并行轉串行,隨路時鐘產生等
3.
高速LVDS數據接收:接收時鐘檢測(檢測接收時鐘的存在),接收時鐘對齊(對接收時鐘進行移相),數據串行轉并行,接收數據字節序對齊(Comma碼對齊),接收數據Los-of-Sync狀態機,8B/10B解碼,解數據幀等

本人已經在Xilinx評估板ML555/ML605上調試驗證了16路高速LVDS數據收發方案和協議.
1.
1對LVDS隨路時鐘+16對LVDS發送數據,時鐘頻率是500MHz(Virtex-5)或600MHz(Virtex-6),,雙沿數據傳輸;數據傳輸速率為16Gbps(Virtex-5)或19.2Gbps(Virtex-6).
2. 1對LVDS接收時鐘+16對LVDS接收數據.
本人可以提供FPGA源代碼.同時還可以在Xilinx評估板ML555/ML605上演示驗證.

如有高速LVDS數據傳輸相關方面的技術合作，可聯系我。
聯系方式：fpga_coop@163.com






SDR/DDR/DDR2/DDR3 控制器
SDR/DDR/DDR2/DDR3 Controller
SDR SDRAM 控制器
SDR SDRAM Controller
DDR SDRAM 控制器
DDR SDRAM Controller
DDR2 SDRAM 控制器
DDR2 SDRAM Controller
DDR3 SDRAM 控制器
DDR3 SDRAM Controller

我是一位在職者（北京），專業從事FPGA設計，有較多的空余時間，對FPGA有比較豐富的項目經驗（6年）。

熟練使用Virtex-5/Spartan-6/Virtex-6 FPGA，熟悉SDR SDRAM接口時序，熟悉DDR SDRAM/DDR2
SDRAM/DDR3 SDRAM接口時序。

自行編寫符合SDR SDRAM接口時序的SDR SDRAM控制器，支持全頁突發模式，SDR
SDRAM控制器的CS寬度、Bank寬度、Row寬度、Column寬度、以及AC
Timing參數（比如刷新時間、激活時間等）都是可編程的，突發數據長度可變，SDR SDRAM控制器已經解決翻頁問題。
SDR SDRAM控制器以源代碼（Verilog HDL）形式提供，既可用于Altera FPGA，也可用于Xilinx
FPGA，用戶訪問接口符合Avalon-MM Slave Burst Interface規范，控制器經過嚴格驗證，多次在實際項目中使用，被證明穩定可靠。
SDR SDRAM控制器的最高時鐘頻率是166MHz。將SDR
Controller進行FIFO化或乒乓化操作，多次在實際項目中使用，被證明穩定可靠。

熟練使用Virtex-5/Spartan-6/Virtex-6 FPGA MIG的DDR/DDR2/DDR3 Controller，將DDR2/DDR3
Controller進行FIFO化或乒乓化操作，多次在實際項目中使用，被證明穩定可靠。

如有SDR/DDR/DDR2/DDR3 SDRAM接口開發相關方面的技術合作，可隨時聯系我。

聯系方式：fpga_coop@163.com




RocketIO高速串行接口

本人在北京工作6年以上，從事FPGA外圍接口設計，熟練使用Virtex-5/Virtex-6 FPGA，非常熟悉RocketIO GTP/GTX協議，Aurora協議，Serial RapidIO協議。
本人已經在Virtex-5/Virtex-6 FPGA上調試通過基于RocketIO GTP/GTX協議的數據流收發，基于Aurora Framing和Streaming的數據流收發，基于Serial RapidIO協議的SWRITE數據流收發，并且已經應用于實際項目中

基于RocketIO GTP/GTX協議  
數據流接收處理：RocketIO GTP/GTX RXN/RXP --> RocketIO GTP/GTX --> 接收數據處理（判別SOF和EOF，協議楨處理，剔除IDLE符號）--> FIFO接口輸出
數據流發送處理：FIFO接口輸入 --> 發送數據處理（增加SOF和EOF，協議楨產生，插入IDLE符號或時鐘校正序列）--> RocketIO GTP/GTX --> RocketIO GTP/GTX TXN/TXP

基于Aurora Framing和Streaming協議
數據流接收處理：RocketIO GTP/GTX RXN/RXP --> RocketIO GTP/GTX --> Aurora Core --> 接收數據處理（根據LocalLink RX Port 判別SOF和EOF，剔除IDLE符號）--> FIFO接口輸出
數據流發送處理：FIFO接口輸入 --> 發送數據處理（將數據通過LocalLink TX Port輸入Aurora Core）--> Aurora Core --> RocketIO GTP/GTX --> RocketIO GTP/GTX TXN/TXP

基于Serial RapidIO協議
數據流接收處理：RocketIO GTP/GTX RXN/RXP --> RocketIO GTP/GTX --> Serial RapidIO Core --> 接收SWRITE數據幀處理（根據Serial RapidIO SWRITE格式解析數據幀）--> FIFO接口輸出
數據流發送處理：FIFO接口輸入 --> 發送數據處理（將數據根據Serial RapidIO SWRITE格式打包輸入Serial RapidIO Core）--> Serial RapidIO Core --> RocketIO GTP/GTX --> RocketIO GTP/GTX TXN/TXP

如有基于RocketIO高速串行接口設計相關方面的技術合作，可隨時聯系我。
聯系方式：fpga_coop@163.com