TMS320C6678 DSP+Xilinx Kintex-7 FPGA開發板硬件接口資源圖解（下）

Tronlong--

BOOTSET啟動選擇撥碼開關

SW6為5bit啟動方式選擇撥碼開關，由核心板板載CPLD的SYS_BOOTSET[1:5]引腳引出。可通過CPLD控制DSP端及FPGA端系統啟動配置。

                    

圖 25

                    

圖 26

評估板支持DSP_NO BOOT、DSP_IBL NOR、DSP_IBL NAND、DSP_NOR和DSP CFG FPGA等啟動方式，具體說明如下。

表 1            

備注：BOOTSET啟動選擇撥碼開關ON為1，相反為0，X代表任意值。

設計注意事項：

• SYS_BOOTSET[1:3]為DSP端啟動配置設置位。
  
  

由于DSP端BOOTSET引腳與GPIO信號存在復用關系，如使用GPIO外接設備，請保證DSP在上電初始化過程中BOOTSET引腳電平不受外接設備的影響，否則將會導致DSP無法正常啟動。

• SYS_BOOTSET[4]為DSP PCIe接口同源時鐘及非同源時鐘選擇設置位。
  
  

板載DSP PCIe接口支持非同源時鐘模式和同源時鐘模式，核心板引出SYS_BOOTSET[4]引腳進行選擇配置，0為非同源模式，1為同源模式。其中非同源時鐘模式采用板載CDCM610002時鐘芯片輸出的100MHz時鐘源，同源時鐘模式采用評估底板PCIe接口輸入的時鐘源。

• SYS_BOOTSET[5]為FPGA端啟動配置設置位。
  
  

0為Master SPI模式，此時FPGA可進行程序在線加載、固化并離線啟動。1為Slave Serial模式，此時DSP可通過SPI總線在線加載FPGA程序。

KEY

評估底板包含1個系統復位按鍵FULL RESET(KEY2)。DSP端包含1個用戶輸入按鍵DSP USER1(SW2)、1個不可屏蔽中斷按鍵DSP NMI(SW1)、1個系統復位按鍵DSP WARM RESET(KEY1)。FPGA端包含1個程序復位按鍵PROG(SW5)、2個用戶測試按鍵FPGA USER1(SW3)和FPGA USER2(SW4)。

         

圖 27

                    

圖 28

設計注意事項：

KEY2按鍵控制由核心板CPLD引出的SYS_nRESET復位信號，該信號拉低時可使核心板DSP和FPGA重新上電，無需使用時應上拉10K電阻到核心板引出的VDD_1V8_REF電源。

              

圖 29

KEY1按鍵控制DSP_RESETZ信號，DSP_RESETZ為DSP的WARM RESET功能引腳，無需使用時應上拉10K電阻到核心板引出的VDD_1V8_REF電源。

                    

圖 30

SW1按鍵控制DSP_NMI信號，DSP_NMIZ為DSP端的不可屏蔽中斷功能引腳，無需使用時應上拉5K電阻到VDD_1V8_BRD電源。

                    

圖 31

評估底板通過GPIO_00引出用戶輸入按鍵SW2，上拉5K電阻到VDD_1V8_BRD。

                    

圖 32

SW5按鍵控制FPGA_PROG信號，FPGA_PROG信號為核心板FPGA端的復位引腳，無需使用時請懸空處理。

                    

圖 30

勘誤：FPGA_PROG信號引腳上拉電壓錯誤說明

存在問題：FPGA_PROG信號引腳連接至BANK 0，BANK 0電壓已配置為1.8V，而在原理圖中錯誤上拉至3.3V，實際設計應上拉至1.8V。

使用說明：底板設計時，請將FPGA_PROG信號引腳上拉至1.8V。

評估底板通過FPGA端的IO_L23P_T3_34引出用戶輸入按鍵SW3，通過FPGA端的IO_L23N_T3_34引出用戶輸入按鍵SW4，引出信號均上拉5.1K電阻到VDD_1V5_BRD 。

              

圖 31

串口

評估板通過CP2105芯片將DSP端的UART轉成Micro USB接口，作為DSP端的調試串口使用。

評估板通過CP2105芯片將FPGA端的IO_L1P_T0_16（定義為UART的RX）、IO_L1N_T0_16（定義為UART的TX）轉成Micro USB接口，作為FPGA端的調試串口使用。

                    

圖 32

FaN供電接口

CON2為散熱器風扇電源(FAN)接口，采用3pin排針端子方式，間距2.54mm，12V供電，可通過DSP端控制散熱器風扇的運轉。

                    

圖 34

                    

圖 35

設計注意事項：

風扇電路及風扇接口不支持調速功能，不建議使用PWM模式控制風扇開關電路。

Ethernet接口

CON3為DSP ETH0千兆網口，CON4為DSP ETH1千兆網口。TMS320C6678內部集成2個GMAC控制器，支持2路SGMII千兆以太網。

                    

圖 36

                    

圖 40

                    

圖 41

設計注意事項：

SGMII總線DSP_SGMII0_RXP/DSP_SGMII0_RXN、DSP_SGMII1_RXP/DSP_SGMII1_RXN已在核心板內部串聯100nF耦合電容，底板設計時無需再次串聯耦合電容。

88E1111收發器的1.2V電源由TPS563200DDCT(U33)芯片輸出、2.5V電源由TPS563200DDCT(U32)芯片輸出。

勘誤：網口電路耦合電容設計

存在問題：評估板DSP ETH0和DSP ETH1網口通信功能正常，但SGMII0和SGMII1總線未按照規范設計耦合電容。SGMII總線DSP_SGMII0_RXP/DSP_SGMII0_RXN、DSP_SGMII1_RXP/DSP_SGMII1_RXN已在核心板內部串聯100nF耦合電容，但底板重復串聯耦合電容。SGMII總線DSP_SGMII0_TXP/DSP_SGMII0_TXN、DSP_SGMII1_TXP/DSP_SGMII1_TXN未在核心板內部串聯100nF耦合電容，底板亦未在靠近PHY芯片處串聯100nF耦合電容。

使用說明：底板設計時，SGMII總線DSP_SGMII0_RXP/DSP_SGMII0_RXN、DSP_SGMII1_RXP/DSP_SGMII1_RXN無需再次串聯耦合電容，但DSP_SGMII0_TXP/DSP_SGMII0_TXN、DSP_SGMII1_TXP/DSP_SGMII1_TXN總線需在靠近PHY芯片處串聯100nF耦合電容。

PCIe接口

CON5為DSP端PCIe Gen2接口，包含雙通道鏈路，每通道最高通信速率5Gbps，金手指連接方式，默認作為EP(End Point)模式使用。

               

圖 37

                    

圖 38

設計注意事項：

評估底板PCIe接口的支持模式如下表所示：

表 2

DSP PCIe支持同源時鐘模式和非同源時鐘模式，可通過評估底板SW6撥碼開關的SYS_BOOTSET[4]引腳進行配置，1為同源模式，0為非同源模式。

PCIE_TX1N/TX1P和PCIE_TX2N/TX2P線路需靠近CON5放置100nF的AC耦合電容。

SFP+接口

CON13(SFP1)、CON14(SFP2)為FPGA端SFP+接口，支持SFP+(10G)光模塊。CON13接口使用GTX Quad 116的MGTXRX_0、MGTXTX_0引腳，CON14接口使用GTX Quad 116的MGTXRX_1、MGTXTX_1引腳。

               

圖 39

                    

圖 40

FMC接口

CON15、CON16為FMC LPC接口，各包含一對GTX信號引腳，可配套創龍科技的視頻輸入/輸出、高速AD/DA等FMC模塊使用。

              

圖 41

                    

圖 43

勘誤：FMC GTX速率穩定性問題

存在問題：FMC GTX在5Gbps速率時可穩定運行，在8Gbps或以上速率時眼圖開口較小，可能存在穩定性問題。硬件等長、阻抗等暫未發現異常，GTX時鐘亦正常，可能是由于PCB Layout的其他問題導致。

使用說明：可通過軟件進行時序優化。

XADC接口

評估板通過CO18排母接口（2x 6pin規格，間距2.54mm）引出FPGA端1對專用模擬差分輸入XADC_VN_IN和XADC_VP_IN。

                    

圖 44

                    

圖 50

設計注意事項：

unipolar模式支持0~1V輸入，bipolar模式支持-0.5~0.5V輸入，輸入信號請勿超過以上范圍，否則可能會損壞核心板。

拓展IO信號接口

CON6通過IDC3簡易牛角座引出了DSP端EMIF16拓展信號，2x 25pin規格，間距2.54mm。

              

圖 51

CON12通過IDC3簡易牛角座引出了DSP端SPI、TIMER、GPIO拓展信號，2x 25pin規格，間距2.54mm。

            

圖 46

                    

圖 47

CON17為歐式公座連接器，3x 16pin規格，間距2.54mm，引出FPGA端的IO拓展信號。

                    

圖 48

                    

圖 49

設計注意事項：

由于DSP端的CON6、CON12擴展接口存在IO復用情況，如需使用請注意功能之間的相互影響，詳情可查閱《SOM-TL6678F核心板硬件說明書》以及CPU數據手冊。