前 言
本文檔主要介紹TMS320F2837xD開(kāi)發(fā)板硬件接口資源以及設(shè)計(jì)注意事項(xiàng)等內(nèi)容。 它是基于TI C2000系列TMS320F2837xD雙核C28x 32位浮點(diǎn) DSP + 紫光同創(chuàng)Logos/ Xilinx Spartan-6 FPGA設(shè)計(jì)的開(kāi)發(fā)板。
核心板板載NOR FLASH和SRAM，內(nèi)部TMS320F2837xD與Logos/Spartan-6通過(guò)EMIF、uPP、I2C通信總線連接，開(kāi)發(fā)板接口資源豐富，引出網(wǎng)口、CAN、USB、ePWM、eQEP、eCAP等接口。
核心板的DSP及FPGA的IO電平標(biāo)準(zhǔn)一般為3.3V，上拉電源一般不超過(guò)3.3V，當(dāng)外接信號(hào)電平與IO電平不匹配時(shí)，中間需增加電平轉(zhuǎn)換芯片或信號(hào)隔離芯片。按鍵或接口需考慮ESD設(shè)計(jì)，ESD器件選型時(shí)需注意結(jié) 電容是否偏大，否則可能會(huì)影響到信號(hào)通信。
SOM-TL2837xF核心板
SOM-TL2837xF核心板板載DSP、FPGA、ROM、RAM、晶振、電源、LED等硬件資源，并通過(guò)工業(yè)級(jí)B2B連接器引出IO。核心板硬件資源、引腳說(shuō)明、電氣特性、機(jī)械尺寸、底板設(shè)計(jì)注意事項(xiàng)等詳細(xì)內(nèi)容，請(qǐng)查閱《SOM-TL2837xF核心板硬件說(shuō)明書》。
圖 3
圖 4
圖 5
B2B連接器
評(píng)估底板采用4個(gè)廣瀨公司的工業(yè)級(jí)B2B連接器，共400pin，合高4.0mm。其中2個(gè)100pin母座B2B連接器(CON0A、CON0B)，型號(hào)FX8-100S-SV(21)，間距0.6mm，高度2.25mm；2個(gè)100pin公座B2B連接器(CON0C、CON0D)，型號(hào)FX8-100P-SV1(91)，間距0.6mm，高度3.45mm。
圖 6
電源接口
CON2為12V直流輸入DC-417電源接口，可接入外徑4.4mm，內(nèi)徑1.65mm電源插頭的電源適配器。SW1為電源擺動(dòng)開(kāi)關(guān)。
圖 7
設(shè)計(jì)注意事項(xiàng)：
VDD_12V_OVP(VDD_12V_MAIN)通過(guò)TPS54527DDA（DC-DC降壓芯片）輸出VDD_3V3_MAIN(VDD_3V3_SOM)供核心板使用，通過(guò)另一路TPS54527DDA芯片輸出VDD_5V_MAIN供評(píng)估底板5V外設(shè)使用。
圖 8
圖 9
圖 10
VDD_3V3_SOM在核心板內(nèi)部未預(yù)留總電源輸入的儲(chǔ)能大電容，底板設(shè)計(jì)時(shí)請(qǐng)?jiān)诳拷麭2B連接器位置放置儲(chǔ)能大電容。
圖 11
BANK電壓配置電路
核心板內(nèi)部已將FPGA端BANK0、BANK2、BANK3電平配置為3.3V。評(píng)估底板VDD_3V3_SOM向FPGA端BANK1提供3.3V供電。
圖 12
LED
評(píng)估底板具有LED0、LED1、LED2、LED3、LED4、LED5、LED6和LED7共8個(gè)LED。 評(píng)估底板LED0為電源指示燈，上電自動(dòng)點(diǎn)亮。
圖 13
圖 14
LED1、LED2、LED3和LED4為DSP端用戶可編程指示燈，默認(rèn)高電平點(diǎn)亮。
圖 15
圖 16
LED5、LED6、LED7為FPGA端用戶可編程指示燈，默認(rèn)高電平點(diǎn)亮。
圖 17
JTAG接口
CON4為DSP端TI Rev B JTAG 仿真調(diào)試接口，采用14pin簡(jiǎn)易牛角座連接器，間距2.54mm，可適配創(chuàng)龍科技的TL-XDS100V2、TL-XDS200和TL-XDS560V2仿真器。
圖 18
圖 19
CON5為FPGA JTAG仿真調(diào)試接口，采用14pin簡(jiǎn)易牛角座連接器，間距2.0mm。Logos系列FPGA可適配創(chuàng)龍科技的TL-PGMCable下載器，Spartan-6系列FPGA可適配創(chuàng)龍科技的TL-DLC10下載器。
圖 20
圖 21
設(shè)計(jì)注意事項(xiàng)：
BOOT SET啟動(dòng)方式選擇撥碼開(kāi)關(guān)
SW2為DSP端2bit啟動(dòng)方式選擇撥碼開(kāi)關(guān)，ON為1，相反為0。評(píng)估板DSP端啟動(dòng)方式具體說(shuō)明如下，常用啟動(dòng)方式為Wait Boot和Get Mode模式。
表 1
備注：BOOT SET啟動(dòng)選擇撥碼開(kāi)關(guān)ON為1，相反為0，X代表任意值。
圖 22
圖 23
設(shè)計(jì)注意事項(xiàng)： 在核心板內(nèi)部，DSP端BOOTMODE引腳GPIO72、GPIO84未配置上下拉 電阻。 BOOT[1:0]引腳如需上拉，請(qǐng)使用20K電阻上拉至3.3V，如需下拉，請(qǐng)使用2.2K電阻下拉至GND。 由于BOOTMODE引腳與GPIO84、GPIO72(EMID12)引腳存在復(fù)用關(guān)系，若使用該引腳外接設(shè)備時(shí)，請(qǐng)保證DSP在上電初始化過(guò)程中該引腳電平不受外接設(shè)備的影響，否則將會(huì)導(dǎo)致DSP無(wú)法正常啟動(dòng)。
KEY
評(píng)估底板包含1個(gè)系統(tǒng)復(fù)位按鍵RESET(KEY3)，3個(gè)DSP端用戶輸入按鍵USER KEY1(KEY1)、USER KEY2(KEY2)、USER KEY3(KEY4)，3個(gè)FPGA端用戶測(cè)試按鍵USER KEY1(KEY5)、USER KEY2(KEY6)和USER KEY3(KEY8)，1個(gè)FPGA端FPGA Program按鍵(KEY7)。
圖 25
RESET(KEY3)按鍵控制信號(hào)SYS_RESET_INPUT為DSP和FPGA的復(fù)位輸入引腳，該復(fù)位信號(hào)不但復(fù)位DSP端所有寄存器，還將復(fù)位DSP端所有調(diào)試環(huán)境。SYS_RESET_INPUT在核心板內(nèi)部已上拉10K電阻至3.3V，設(shè)計(jì)底板無(wú)需再設(shè)計(jì)上拉電阻。
圖 26
評(píng)估底板通過(guò)GPIO108引出用戶輸入按鍵KEY1，通過(guò)GPIO109引出用戶輸入按鍵KEY2，通過(guò)GPIO110引出用戶輸入按鍵KEY4，引腳均上拉4.7K電阻至VDD_3V3_MAIN。
圖 27
評(píng)估底板通過(guò)FPGA端IO引腳引出用戶輸入按鍵KEY5、KEY6、KEY8，引腳均上拉4.7K電阻至VDD_3V3_MAIN。
圖 28
KEY7按鍵控制FPGA_RST_N_KEY（Spartan-6對(duì)應(yīng)為FPGA_PROGRAM_B_KEY）信號(hào)。FPGA_RST_N_KEY為核心板FPGA端的邏輯復(fù)位信號(hào)，默認(rèn)情況請(qǐng)懸空處理。
圖 29
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發(fā)表于 2024-7-9 12:59:39
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