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來源：EXPreview 在上周的IEEE IEDM會(huì)議上，英特爾、臺(tái)積電（TSMC）和三星展示了各自的CFET晶體管方案。堆疊式CFET架構(gòu)晶體管是將n和p兩種MOS器件相互堆疊在一起，未來將取代GAA（Gate-All-Round），成為新一代晶體管設(shè)計(jì)，以實(shí)現(xiàn)密度翻倍。 英特爾是首個(gè)展示CFET方案的晶圓代工廠，早在2020年就公開了首個(gè)早期版本。這次英特爾介紹了CFET制造的最簡單電路之一，即反相器的幾項(xiàng)改進(jìn)。CMOS反相器將相同的輸入電壓發(fā)送到堆棧中兩個(gè)設(shè)備的柵，并產(chǎn)生一個(gè)邏輯上與輸入相反的輸出，而且反相器在一個(gè)鰭上完成。英特爾同時(shí)還將晶體管使用的納米片數(shù)量從2個(gè)增加到3個(gè)，垂直間隙也從50nm減小到30nm。 
目前5nm制程節(jié)點(diǎn)的柵極間距為50nm，不過這是使用單側(cè)互連的簡單FinFET。三星展示的CFET方案里，柵極間距為45/48nm，比起英特爾的60nm要更小。盡管三星的CFET原型里45nm柵極間距版本性能有所下降，但研究人員認(rèn)為通過對制造過程的優(yōu)化可以解決這個(gè)問題。三星成功之處是能夠電氣隔離堆疊的n和p兩種MOS器件的源和漏，關(guān)鍵步驟是使用一種涉及濕化學(xué)品的新型干刻蝕來替代濕法刻蝕。另外與英特爾單個(gè)晶體管使用3個(gè)納米片不同，三星是成對晶體管使用單個(gè)納米片。 臺(tái)積電與三星一樣，設(shè)法將柵極間距控制在48nm，其CFET方案的特點(diǎn)包括一種在頂部和底部晶體管之間形成介電層的新方法，以保持間距。納米片通常由硅和硅鍺的交替層形成，臺(tái)積電嘗試使用硅鍺專用刻蝕方法，在釋放硅納米線之前于兩個(gè)晶體管之間構(gòu)建隔離層。 據(jù)了解，CFET技術(shù)轉(zhuǎn)化為商業(yè)大規(guī)模使用大概還需要7到10年的時(shí)間，在此之前仍然有許多前期準(zhǔn)備工作要完成。 |
