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來源：集微網(wǎng) 以ChatGPT為代表的AI應(yīng)用蓬勃發(fā)展，對上游AI芯片算力提出了更高的要求。半導(dǎo)體大廠通過不斷提升制程工藝和擴大芯片面積，推出更高算力的芯片產(chǎn)品加以應(yīng)對。研究顯示，當5nm芯片的面積達到200mm2以上，采用Chiplet方案成本將低于單顆SoC，同時也減少了因芯片面積增加而帶來的良率損失。除了成本和良率的優(yōu)勢，Chiplet技術(shù)還帶來了高速的Die to Die互連，使得芯片設(shè)計廠商可以將多顆芯粒集成在一塊芯片之中，實現(xiàn)算力上的大幅提升。對此，有越來越多廠商意識到，Chiplet將是AI芯片實現(xiàn)算力跨越的破局之道。 Chiplet為算力增長賦能 Chiplet通常被翻譯為“芯粒”或“小芯片”，通過將原來集成在一顆系統(tǒng)級單芯片中的多個單元分拆開來，獨立成為多個具特定功能的芯粒，分開制造后再通過先進封裝技術(shù)將彼此互聯(lián)，最終集成封裝為一個系統(tǒng)芯片組。對此，芯和半導(dǎo)體聯(lián)合創(chuàng)始人、高級副總裁代文亮指出，Chiplet是先進工藝制程逼近物理極限，芯片PPA（性能、功耗、尺寸）提升放緩，經(jīng)濟效益降低的大背景下，應(yīng)運而生的。 目前，芯片面積已經(jīng)接近光罩尺寸的極限，單芯片尺寸不能超過1個光罩面積800mm2。同時，芯片的尺寸越大，落入晶圓壞點位置的概率也就越高，良率越低。更小的芯粒尺寸可以帶來更高的良率，突破光罩尺寸限制，降低制造成本。芯粒還擁有更多工藝節(jié)點可以選擇，可以將最佳節(jié)點實現(xiàn)的芯粒進行混合集成，從而提高研發(fā)效率，攤薄NRE（一次性工程費用）成本，縮短上市周期。人們大多聽說過“摩爾定律”。實際上，戈登·摩爾在1965年還有一個預(yù)言：“事實可能會證明，用小型功能構(gòu)建大型系統(tǒng)，分別進行封裝和互連，性價比會更高。” 當GPT-4首次支持多模態(tài)后，文本、圖像、視頻及更多形態(tài)的數(shù)據(jù)都成為用于模型訓(xùn)練的數(shù)據(jù)。從訓(xùn)練到推理，從數(shù)據(jù)中心到邊緣，AI引爆的數(shù)據(jù)多模態(tài)化浪潮使得業(yè)界意識到原有的算力明顯不夠。如果說過去對算力的需求是以倍數(shù)增長，現(xiàn)在就是呈現(xiàn)指數(shù)級態(tài)勢。這就對半導(dǎo)體行業(yè)提出更高挑戰(zhàn)。 從當前的發(fā)展態(tài)勢來看，Chiplet或許正是滿足當下算力需求的關(guān)鍵技術(shù)。一方面，通過Die to Die互聯(lián)和Fabric互聯(lián)網(wǎng)絡(luò)，能夠?qū)⒏嗨懔卧呙芏取⒏咝省⒌凸牡剡B接在一起，從而實現(xiàn)超大規(guī)模計算。另一方面，通過將CPU、GPU、NPU高速連接在同一個系統(tǒng)中，實現(xiàn)芯片級異構(gòu)，可以極大提高異構(gòu)核之間的傳輸速率，降低數(shù)據(jù)訪問功耗，提高數(shù)據(jù)的處理速度，降低存儲訪問功耗，滿足大模型參數(shù)需求。 進入規(guī)模化應(yīng)用階段 Chiplet技術(shù)方興未艾，全球半導(dǎo)體頂尖公司都在積極推出自己的產(chǎn)品。特斯拉Dojo深度學(xué)習(xí)和模型訓(xùn)練芯片，采用Chiplet進行系統(tǒng)垂直重構(gòu)，每個訓(xùn)練Computing Tile含25顆D1 Chiplet，6個Tile+20個接口處理器形成Dojo一個Tray。AMD MI300 APU加速顯卡為全球首個CPU+GPU Chiplet，利用3D封裝技術(shù)將CPU和加速計算單元集成在一起，整顆芯片集成1460億顆晶體管，5種/21顆Chiplet。英偉達的Ampere A100 GPU采用GPU+6xHBM，通過封裝技術(shù)在中介層實現(xiàn)GPU和HBM之間的高速互聯(lián)。超摩科技聯(lián)合創(chuàng)始人、技術(shù)市場副總裁鄒桐表示，ChipLet已經(jīng)進入規(guī)模化應(yīng)用階段，應(yīng)用于高性能計算芯片當中。 值得注意的是，在邊緣側(cè)大模型推理，對于邊緣算力的需求也是未來一大趨勢。與云計算的數(shù)據(jù)中心架構(gòu)相比，大模型在邊緣端的智能計算是在一個已經(jīng)訓(xùn)練好、有基本智能水平的模型基礎(chǔ)上，當邊緣端具備多模態(tài)大模型的離線學(xué)習(xí)進化能力時，本地模型將變得私人定制化，數(shù)據(jù)也無需上傳云端。這部分推理與訓(xùn)練微調(diào)過程主要依賴邊緣大模型的AI算力。 根據(jù)原粒半導(dǎo)體聯(lián)合創(chuàng)始人原鋼的介紹，針對邊緣側(cè)單任務(wù)的大模型場景，可以把模型切分到不同Chiplet進行并行計算，通過在預(yù)訓(xùn)練模型的基礎(chǔ)上進行額外訓(xùn)練，使其適應(yīng)特定任務(wù)。大模型的邊緣端微調(diào)，可使用本地存儲的私有數(shù)據(jù)，或者本地新采集的數(shù)據(jù)。“SoC主控+AI Chiplet”組合可有效復(fù)用芯片主控，顯著降低成本，快速滿足各類規(guī)格需求。這將是未來該領(lǐng)域的重要發(fā)展方向。 核心目標是降成本提性能 當前，Chiplet應(yīng)用的局限性依然明顯。根據(jù)中興微高速互聯(lián)總工程師吳楓介紹，目前Chiplet仍以國際大廠的垂直體系為主，每個廠家都在依照自己的產(chǎn)品體系，設(shè)計相關(guān)封閉的系統(tǒng)。如果想要實現(xiàn)不同平臺間的Die to Die互聯(lián)，仍然有待完善互聯(lián)標準。此外，Chiplet初期成本依然高企，需要有確定和相當?shù)氖袌鋈萘坎拍苤巍４牧烈仓赋觯嬖贒ie互連、先進封裝3D異構(gòu)集成、設(shè)計流程及工具等挑戰(zhàn)，是Chiplet實現(xiàn)的核心問題。 Die-to-Die互連是一項核心工作。標準協(xié)議統(tǒng)一化是行業(yè)發(fā)展的大趨勢。Chiplet增加了互連的復(fù)雜性，但只有實現(xiàn)了Chiplet之間的標準化，才能有效擴大生態(tài)圈，提高復(fù)用并降低成本。對此，吳楓認為，要加強通用的Die to Die PHY IP的開發(fā)，為Chiplet提供高帶寬，低功耗、低延遲的物理層連接。在生態(tài)建設(shè)層面，應(yīng)設(shè)立物理層標準，規(guī)范尺寸、擺放方式、電氣、邏輯層協(xié)議、幀格式、流程等，加強一致性和兼容性。在生態(tài)方面，應(yīng)加強IP供應(yīng)商、EDA設(shè)計、驗證和仿真工具、測試方案和測試工具的協(xié)同。系統(tǒng)級/Chiplet是多團隊、多芯粒、多廠商、多工藝節(jié)點、多功能模塊、多材料、多工具等要素融合的產(chǎn)品設(shè)計，需要從頂層出發(fā)協(xié)同優(yōu)化整個系統(tǒng)。 代文亮則強調(diào)，要加強先進封裝3D異構(gòu)集成技術(shù)的研發(fā)。3D異構(gòu)集成是Chiplet實現(xiàn)的基礎(chǔ)，面臨諸多設(shè)計挑戰(zhàn)，比如互連、散熱、良率、翹曲、無源器件集成、寄生效率、成本、可靠性等。通過封裝技術(shù)才能有效實現(xiàn)多Chiplet的集成，包括高密度先進封裝的設(shè)計、生產(chǎn)、驗證，高速通道的設(shè)計、驗證，供電方案、散熱方案、應(yīng)力方案、可靠性等，為Chiplet之間提供高密度高速的互聯(lián)，支持大電流供電。 應(yīng)用Chiplet技術(shù)的核心目的是降低成本與提高性能。在降低成本方面，Chiplet復(fù)用是降低成本的有效手段。在提高性能方面，核心則是重構(gòu)系統(tǒng)，將計算、存儲模塊拉近，實現(xiàn)系統(tǒng)設(shè)計、軟件適配等多方面的優(yōu)化。借助Chiplet技術(shù)進行系統(tǒng)級協(xié)同設(shè)計，可以在多樣化的場景和需求下，實現(xiàn)整個芯片/系統(tǒng)的PPA最優(yōu)化。開發(fā)流程需要匹配Chiplet架構(gòu)，Chiplet之間需要協(xié)同設(shè)計、仿真、驗證，進而提高交付效率和交付質(zhì)量。 |
