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隨著電子工藝技術(shù)的日新月異，現(xiàn)在的ASIC電路的規(guī)模越來越大，速度越來越快。動輒上百萬門的電路使得測試成本在芯片總成本中占有越來越大的比重。如何在保持高測試質(zhì)量的同時降低測試成本逐漸成為ASIC 成功與否的指標(biāo)之一。 從ATPG的角度來看，降低測試成本有兩個主要方法： 1.降低測試向量總長度；2.使用盡量低端的測試機臺完成測試任務(wù)。 本文將會就一個投片成功，通過質(zhì)量測試的芯片為例，分享使用Mentor/TestKompress來降低測試成本的方法。 下載全文： 
EECOL_2008MAY13_TPA_TA_21.pdf
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