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來源：Digi-Key 作者：Kevin Chow 模數轉換器（ADC）中的采樣可能會引起混疊和電容反沖問題，為了解決這些問題，設計人員會在電路中使用濾波器和驅動放大器，但同時也會給在中等帶寬應用領域中實現精確的直流和交流性能帶來挑戰，設計人員可能最終為此犧牲系統目標。 本文將會從采樣技術的基礎知識說起，重溫模數轉換的基本運作方式，并幫助大家理解現實中會遇到的問題。在接下來的后一篇文章中，我們會進一步介紹如何通過連續時間Σ-Δ ADC簡化信號鏈，有效地解決采樣中遇到的問題。 采樣基礎 數據數字化涉及采樣和量化這兩個基本過程，如圖1所示。采樣是第一步，其是使用采樣頻率fS將連續時間變化的模擬信號x(t)轉換為離散時間信號x(n)。結果得出平均間隔的信號為1/ TS （fS = 1/ TS ）。 
圖1：數據采樣 (圖片來源: ADI) 第二步是量化，即將這些離散時間樣本的值估算為一個有限的可能值，并以數字代碼表示，如圖1所示。量化為一組有限值會導致數字化錯誤，稱為量化噪聲。 采樣過程也會導致混疊。在混疊中，我們會看到輸入信號折返及其在采樣與保持時鐘頻率周圍出現諧波。奈奎斯特準則要求采樣頻率必須至少是最高信號頻率的兩倍。如果采樣頻率小于最大模擬信號頻率的兩倍，將會發生稱為混疊的現象。為了理解混疊在時域和頻域中的含義，首先要考慮如圖2所示采樣的單信號正弦波的時域表示形式。
圖2 ：混疊的時域表示 (圖片來源: ADI) 在這個示例中，采樣頻率fS較模擬輸入頻率fa 僅略高，但不多于fa 兩倍，因此不符合奈奎斯特準則。值得留意的是，實際樣本的模式會產生較低的頻率（等于fS -fa）的混疊正弦波。這種情況的相應頻域表示如圖3所示。
圖3：混疊的頻域表示 (圖片來源: ADI) 奈奎斯特帶寬定義為從直流到fS / 2的頻譜。頻譜被劃分為無數個奈奎斯特區，每個區的寬度等于0.5fS。實際上，理想的采樣器由ADC和FFT處理器來代替。 FFT處理器僅提供從直流到fS / 2的輸出； 即是出現在第一個奈奎斯特區域中的信號或混疊。 如果采用理想的脈沖采樣器，在頻率fS下對頻率fa 的單頻正弦波進行采樣，如圖1所示。另外假設fS > 2fa。采樣器的頻域輸出顯示，每一個fS倍頻附近均會出現原始信號的混疊或鏡像。也就是說，在|± K fS ± fa | 的頻率處，K = 1、2、3、4等。 之后，考慮在圖3中第一個奈奎斯特區域之外的信號情況。信號頻率僅略小于采樣頻率，與圖2時域表示中所示的條件相對應。請注意，即使信號在第一個奈奎斯特區域之外，其鏡像（或混疊）fS – fa 仍在該區內。回到圖3，如果一個不想要的信號出現在fa 的任何鏡像頻率上，它也將會出現在fa上，從而在第一奈奎斯特區中產生一個雜散頻率成分。 設計挑戰 對于高性能應用，系統設計人員需要解決由采樣過程引起的量化噪聲、混疊和開關電容輸入采樣問題。工業應用中常見有兩種類型的精密ADC，分別是逐次逼近寄存器（SAR）和Σ-Δ ADC，它們都是采用基于開關電容的采樣技術設計的。 · 量化噪聲 在理想的奈奎斯特 ADC中，ADC的LSB大小將決定在進行模數轉換時添加到輸入的量化噪聲。該量化噪聲分布在fS / 2的帶寬范圍內。為了解決量化噪聲問題，可以考慮過采樣技術，即以遠高于奈奎斯特頻率的速率對輸入信號進行采樣，以提高信噪比（SNR）和分辨率（ENOB）。在過采樣中，使用采樣頻率為奈奎斯特頻率（2 × fIN ）的N倍，因此必須使相同的量化噪聲分布在N倍奈奎斯特頻率范圍內。這也放寬了對抗混疊濾波器的要求。過采樣率（OSR）定義為fS / 2 fIN ，其中fIN 是目標信號帶寬。作為一般準則，對ADC進行四倍的過采樣可以額外提供１位分辨率，或者增加6 dB的動態范圍。增加過采樣率將導致整體噪聲降低，并增加動態范圍（DR），過采樣為ΔDR= 10log10 OSR，以dB為單位。 過采樣在本質上與集成的數字濾波器和抽取功能一起使用和實現。 Σ-Δ ADC中的基本過采樣調制器對量化噪聲進行整形，使其大部分出現在目標帶寬之外，從而導致低頻處的整體動態范圍增大，如圖4所示。然后，數字低通濾波器（LPF）然后濾除目標帶寬以外的量化噪聲，抽取器將輸出數據速率降低，使其回落至奈奎斯特速率。
圖4 ：過采樣示例 (圖片來源: ADI) 噪聲整形是另一種減少量化噪聲的技術。在Σ-Δ ADC中，在環路濾波器之后的環路內使用低分辨率量化器（一位至五位）。 DAC用作反饋，從輸入中減去量化信號，如圖5所示。
圖5：噪聲整形 (圖片來源: ADI) 積分器持續將量化誤差加起來，從而將量化噪聲整形至更高頻率，然后可以使用數字濾波器對其進行濾波。圖6說明了典型Σ-Δ ADC輸出x[n]的功率譜密度（PSD）。噪聲整形斜率取決于環路濾波器H(z)的階數，每十倍頻程為（20 × n）dB，其中n是環路濾波器的階數。通過結合使用噪聲整形和過采樣，Σ-Δ ADC可實現帶內高分辨率。帶內帶寬等于fODR / 2（ODR代表輸出數據速率）。通過增加環路濾波器的階數或增加過采樣率，可以獲得更高的分辨率。
圖6 ：過采樣和噪聲整形圖 (圖片來源: ADI) · 混疊現象 為了在高性能的應用中消除混疊，使用更高階的抗混疊濾波器來避免任何數量的混疊。抗混疊濾波器是一種低通濾波器，其帶寬會限制輸入信號，并確保信號中沒有超出可以折返的目標帶寬的頻率分量。濾波器的性能將取決于帶外信號與fS / 2的接近程度以及所需的衰減量。 對于SAR ADC，輸入信號帶寬和采樣頻率之間的差距并不大，因此我們需要一個更高階濾波器，這會是一個更復雜、更高功率和更大失真的高階濾波器設計。例如，如果200 kSPS采樣速度SAR的輸入帶寬為100 kHz，則抗混疊濾波器將需要拒絕大于100 kHz的輸入信號，以確保沒有混疊。這需要使用非常高階的濾波器。圖7顯示了陡峭的曲線需求。
圖7 ：混疊要求(圖片來源: ADI) 如果選擇400 kSPS的采樣速度來降低濾波器的階數，則需要抑制> 300 kHz的輸入頻率。增加采樣速度將增加功率，如果想實現雙倍速度，需要的功率也將增加一倍。由于采樣頻率遠高于輸入帶寬，因此以功率為代價的進一步過采樣將進一步降低抗混疊濾波器的要求。 在Σ-Δ ADC中，輸入以更高的OSR進行過采樣，由于采樣頻率遠高于輸入帶寬，因而降低了抗混疊濾波器的要求，如圖8所示。
圖8 ：Σ-Δ中的抗混疊濾波器要求 (圖片來源: ADI) 圖9顯示SAR和離散時間Σ-Δ（DTSD）架構中抗混疊濾波器復雜度的程度。如果我們采用100 kHz的 -3dB輸入帶寬在采樣頻率fS下實現102 dB衰減，則DTSD ADC將需要使用二階抗混疊濾波器，而采用SAR ADC在fS下獲得相同的衰減，則需要使用五階濾波器。對于連續時間Σ-Δ（CTSD）ADC，衰減是固有的，因此我們不需要使用任何抗混疊濾波器。
圖9 ：各種架構的抗混疊濾波器要求 (圖片來源: ADI) 這些濾波器對系統設計人員來說可能是一道難題，它們必須優化這些濾波器的設計，以便在目標頻帶內提供衰減，并盡可能提供更高的抑制性能。它們還會給系統增加許多其他誤差，例如失調、增益、相位誤差和噪聲，從而降低其性能。同樣，高性能ADC本質是差分的，因此我們需要兩倍數量的無源組件。為了在多通道應用中獲得更好的相位匹配，信號鏈中的所有組件都必須匹配良好，即需要使用公差更嚴格的組件。 ADC選料上的考慮 工程師要選擇一款合適的模數轉換器（ADC），要了解轉換器的關鍵參數項。如上文所述，它們包括「位數」、「采樣率」或「輸入數」的要求，轉換「架構」的選擇（SAR、三角積分…），甚至于「輸入類型」的選項（單端、差分… ）等，以及參數項互相的影響或補充。如工程師手上能擁有一個能夠概括大部份主要參數項的篩選列表，在篩選中還能清楚表達各選項在市場上的普遍程度，且能夠靈活地加減篩選項，這一定會提升選料效率。 這里為大家分享一個實用的工具——工程師只需在Digi-Key官網的搜索引擎中輸入關鍵字「ADC」或「模數轉換器」，進入「數據采集 - 模數轉換器（ADC）」后，相關的詳細參數就能一目了然。
圖10：Digi-Key官網模數轉換器（ADC）篩選選項 本文小結 本文中，我們首先重溫了模數轉換器的基礎運作原理。接下來介紹了如何通過Σ-Δ ADC來簡化信號鏈，有效地解決采樣問題。這種方法，消除了對抗混疊濾波器和緩沖器的需求，并解決了信號鏈偏移誤差和與其他組件相關的漂移問題。這些設計的好處包括：可縮小解決方案的尺寸，簡化設計，并改善系統的相位匹配和整總體延遲。此外， Digi-Key官網中的「數據采集 - 模數轉換器（ADC）」產品的參數篩選列表清晰易用，可以方便工程師快速完成ADC的選料。 |
