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利用SEMulator3D虛擬工藝建模平臺應對存儲器制造挑戰 作者：泛林（Lam Research） 半導體存儲器的發展背景 世界上最早的全電子化存儲器是1947年在曼徹斯特大學誕生的威廉姆斯-基爾伯恩管 (Williams-Kilburn tube)，其原理是用陰極射線管在屏幕表面上留下記錄數據的“點”。從那時起，計算機內存開始使用磁存儲技術并經歷了數代演變，相關系統包括磁鼓存儲器、磁芯存儲器、磁帶驅動器和磁泡存儲器。從1970年代開始，主流的集成半導體存儲器則主要分為三類：動態隨機存取存儲器 (DRAM)、靜態隨機存取存儲器 (SRAM) 和閃存。 計算機內存主要是DRAM和SRAM。二者相比，DRAM的存儲密度更高，而SRAM則具有最快的片上緩存。這兩類半導體存儲器都已經歷了數十年的發展。DRAM需要周期性刷新才能保持住存儲的數據，它的發展主要受存儲密度和成本的影響。SRAM不需要周期性刷新就能鎖存“0”和“1”信號，影響其發展的主要因素則是單元面積和讀取速度。 DRAM技術衍生自早前的隨機存取存儲器 (RAM)。在DRAM出現之前，RAM是大家比較熟悉的存儲器形態，其特點是只能保存正在讀/寫的數據，一旦關機斷電就會擦除所有內存。最早的RAM系統由復雜的電線和磁鐵組成，體積龐大且耗電量大，基本不具備實用性。IBM的羅伯特·丹納德 (Robert Dennard) 改變了這一情況，他發明了使用單個晶體管和存儲電容器的RAM存儲單元。正是基于他的這項杰出發明，我們才逐漸發展出了在現代計算機中能容納十億個甚至更多RAM單元的單芯片。 半導體存儲器面臨的挑戰及應對辦法 如今，DRAM技術的發展面臨很多和CPU相同的挑戰，包括多重圖形化、鄰近效應和存儲節點泄漏等。DRAM的開發需要精確的建模才能預測前述問題的影響并做相應的優化來避免良率受損。舉例來說，在確定位線 (BL) 到有源區 (AA) 接觸面積時就必須特別注意位線芯軸間隔和掩膜偏移，稍有疏忽就可能導致良率問題。 僅依靠基于晶圓的實驗很難找出晶圓級失效的原因并確定與之相關的工藝參數。在工藝變化研究中制造測試晶圓并測量晶圓上的最終接觸面積，費時且成本較高。先進的工藝建模技術能幫我們解決前述問題。通過對BL間隔層厚度變化和BL掩膜位移同時建模，基于DoE（實驗設計）統計變化研究，可以確定最小接觸區域。基于前述研究的結果，結合自帶的結構搜索/DRC功能就可以確定具體芯片上的最小接觸位置和區域。SEMulator3D®就是一個能完成上述研究的工藝建模平臺。基于該平臺的工藝變化研究能夠幫助我們發現與BL芯軸間隔厚度和掩膜轉換相關的潛在問題。圖1 (a) 展示的就是用SEMulator3D檢查BL間隔厚度和掩膜轉換對BL/AA接觸面積的影響，而圖1 (b) 則顯示了最小接觸區域在芯片上的位置。 
圖1. (a) BL/AA接觸面積與BL間隔厚度和掩膜偏移的關系；(b) 最小接觸區域及其位置。 DRAM工藝開發還要注意存儲節點與相鄰有源區的距離，因為過度接近會導致設備短路。一旦發生短路，其背后的根本原因很難確定。但不解決的話，這些問題到了開發后期可能導致嚴重的可靠性與良率問題。若能在試產之前通過準確地建模確定電容器觸點與AA在不同z位置的最小間隙，我們就有可能避免前述的嚴重后果。圖2展示的是在工藝建模過程中確定的BL到AA接觸區域，其中高亮部分就是需要通過工藝或設計變更解決的最小間隙問題。通過圖中示例可以看出工藝步驟之間復雜的相互影響并最終影響到DRAM的可靠性和良率，因此通過準確的建模來確定這些影響是很有意義的。
圖2. 晶圓制造工藝的虛擬建模 (SEMulator3D)，圖中展示的存儲節點觸點與AA之間可能存在短路。 支持多次擦除和重復編程的閃存出現于1984年，目前它已被用于各種消費類設備、企業系統和工業應用的存儲和數據傳輸。閃存可以長期保存數據，即使關機斷電也不受影響，其制造技術目前已經從2D轉向3D（即3D NAND），以增加存儲密度。 單層3D NAND結構的刻蝕非常復雜，因為高深寬比必須在一組交替的材料中刻蝕，同時還要避免刻蝕孔發生彎曲和傾斜，并且需要專門刻蝕出用來分離相鄰存儲單元的“狹縫”。完整3D NAND結構的刻蝕甚至要更復雜一些，因為其中還包含了形成字線 (WL) 觸點所必需的“梯式”刻蝕。圖3展示的是用SEMulator3D建模的完整3D NAND陣列，可以看出最先進的3D NAND存儲器結構相當復雜，而且這還只是單層結構。
圖3. 使用SEMulator3D建模的單層3D NAND存儲單元。 工藝的復雜性在2D向3D閃存結構的過渡中急劇提升，原因在于3D結構需要多層溝道的刻蝕。當今的大多數3D NAND存儲器都有兩層，這就意味著可能出現頂層與底層錯位問題。圖4展示的就是多層3D NAND溝道刻蝕面臨的問題和挑戰。
圖4. SEMulator3D輸出結果，其中展示的是層錯位問題和其導致的溝道刻蝕偏移。 這就是層錯位和其導致的溝道刻蝕偏移。這種錯位可能是工藝差異導致的，并且是任何3D NAND工藝開發都繞不開的問題。從圖中示例可以看出，層與層之間的一致性對多層3D NAND存儲單元的結構質量有非常重大的影響。和DRAM的情況一樣，我們可以在SEMulator3D系統中針對3D NAND的層錯位問題做DoE統計變化研究，且只需要根據分析結果采取糾正措施即可，無需再花費時間和金錢去進行晶圓測試。 |
