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來(lái)源: DeepTech深科技 4 月 27 日，《自然·電子學(xué)》（Nature Electronics）雜志刊登了湖南大學(xué)物理與微電子科學(xué)學(xué)院教授、麻省理工科技評(píng)論 2019 年“35 歲以下科技創(chuàng)新 35 人”中國(guó)區(qū)得主劉淵教授團(tuán)隊(duì)的一項(xiàng)突破性進(jìn)展。他們通過(guò)使用范德華金屬集成的方法，成功實(shí)現(xiàn)了 1 納米物理溝道長(zhǎng)度的垂直場(chǎng)效應(yīng)晶體管，為半導(dǎo)體器件性能的進(jìn)一步提升提供了全新的思路。 所謂的幾納米幾納米的芯片，原本指的是芯片內(nèi)部電極之間的最小距離。更短的距離意味著更低的能耗和更強(qiáng)的性能，因此，納米的數(shù)值一直是芯片行業(yè)劃分制程工藝代的節(jié)點(diǎn)數(shù)值。 從 1989 年 1000 納米的 486 芯片，到 2020 年 5 納米的海思麒麟 9000 芯片，人類(lèi)的芯片制造工藝在 30 年間進(jìn)步迅速。然而，晶體管的物理溝道長(zhǎng)度卻在近些年來(lái)一直保持在 20 納米的附近，無(wú)法隨著工藝節(jié)點(diǎn)進(jìn)一步降低。 晶體管的物理溝道長(zhǎng)度，指的是晶體管內(nèi)源極與漏極之間的距離（如下圖）。物理溝道長(zhǎng)度是晶體管的一個(gè)關(guān)鍵性能指標(biāo)：越短的溝道長(zhǎng)度，意味著更好的性能。 
圖 | 常規(guī)水平結(jié)構(gòu)晶體管（來(lái)源：Nature Electronics） 要進(jìn)一步縮短晶體管的溝道長(zhǎng)度——從 20 納米再往下，達(dá)到 10 納米，5 納米，甚至 1 納米，現(xiàn)有的工藝技術(shù)就捉襟見(jiàn)肘了，因此芯片節(jié)點(diǎn)數(shù)實(shí)際上已經(jīng)無(wú)法代表晶體管真實(shí)的物理尺寸。 通常，制造 10 納米甚至 5 納米以下的芯片，需要發(fā)達(dá)的超紫外線(xiàn)平版印刷術(shù)（extreme ultraviolet lithography），高能離子注入（ion implantation），以及快速高溫活化 （rapid high temperature activation）。這些工藝都極端復(fù)雜且昂貴，而且，隨著納米數(shù)的進(jìn)一步下降，其復(fù)雜和昂貴程度還會(huì)進(jìn)一步加深。高精度光刻和刻蝕工藝水平的限制，正是制約晶體管溝道長(zhǎng)度進(jìn)一步縮短的原因。 有沒(méi)有可能避免使用這些越來(lái)越費(fèi)力不討好的技術(shù)呢？ 答案是：有的，但要使用一種革命性的全新晶體管結(jié)構(gòu)——垂直結(jié)構(gòu)晶體管。 垂直結(jié)構(gòu)晶體管的誕生，得益于近年來(lái)范德華異質(zhì)結(jié)領(lǐng)域的持續(xù)進(jìn)展。這種橫空出世的新結(jié)構(gòu)，為半導(dǎo)體行業(yè)繼續(xù)延續(xù)“摩爾定律”注入了全新的思路。 傳統(tǒng)的晶體管，圖上圖所示，其結(jié)構(gòu)是水平的，溝道長(zhǎng)度取決于源極和漏極之間的水平距離。但垂直結(jié)構(gòu)中（如下圖），溝道長(zhǎng)度將可以只取決于晶體管的厚度，而不受傳統(tǒng)光刻和刻蝕的精度的限制和影響。
圖 | 垂直結(jié)構(gòu)晶體管（來(lái)源：Nature Electronics） 因此，垂直結(jié)構(gòu)晶體管將有望進(jìn)一步微縮晶體管的物理尺寸。而更小的物理尺寸，就將意味著更低的功耗、更小的漏電流、以及更好的柔性電子器件適應(yīng)能力。 然而，概念的提出是容易的，要想真正用金屬集成工藝把這個(gè)結(jié)構(gòu)實(shí)現(xiàn)起來(lái)，就是另一回事了。 常規(guī)的水平結(jié)構(gòu)晶體管使用的是高溫、高能的靶材金屬氣化工藝。這種工藝會(huì)滲透入半導(dǎo)體溝道中，引入應(yīng)力、破壞和擴(kuò)散，產(chǎn)生高度無(wú)序的不完美的界面（如上圖中的不完美界面），導(dǎo)致在金屬半導(dǎo)體接觸區(qū)下方出現(xiàn)漏電流和無(wú)法柵控的垂直隧穿電流。隧穿電流的大小會(huì)隨著溝道長(zhǎng)度的減小而增加，導(dǎo)致開(kāi)關(guān)比指數(shù)形式下降并最終短路。 在傳統(tǒng)水平器件結(jié)構(gòu)中，這種金屬制備過(guò)程中的接觸損傷和非理想金屬半導(dǎo)體界面并不會(huì)破壞到本征溝道區(qū)域，因此也不會(huì)影響到其電學(xué)性能。但在垂直晶體管中，金屬半導(dǎo)體接觸基本代表了整個(gè)溝道，對(duì)接觸區(qū)域的損傷會(huì)嚴(yán)重影響并控制整體器件的載流子傳輸（如上圖中的不完美界面）。這是垂直晶體管或其他垂直異質(zhì)結(jié)器件微縮的重要挑戰(zhàn)。 為此，劉淵教授和他的團(tuán)隊(duì)提出了一種全新的思路：使用范德華金屬集成的方法來(lái)創(chuàng)建超短溝道的垂直晶體管。
圖 | 范德華金屬集成技術(shù)制成的二維金界面，在原子級(jí)別的分辨率下依然保持了完美的二維晶格結(jié)構(gòu)（來(lái)源：Nature Electronics） 與傳統(tǒng)的金屬沉積技術(shù)相比，范德華金屬集成可以實(shí)現(xiàn)原子級(jí)別平整的界面，從而保證超薄原子溝道近乎“完美”的平整度，進(jìn)而最大限度地減少漏電流的發(fā)生。因此，采用范德華金屬電極的器件，其器件的柵極調(diào)控和開(kāi)關(guān)比有大幅度提高。 劉淵教授團(tuán)隊(duì)發(fā)現(xiàn)，具有 5 納米溝道長(zhǎng)度的垂直晶體管展示出了三個(gè)數(shù)量級(jí)的開(kāi)關(guān)比，這比常規(guī)蒸鍍電極的器件高出了一個(gè)數(shù)量級(jí)以上。而通過(guò)將溝道長(zhǎng)度縮小到 0.65 納米，單層器件的開(kāi)關(guān)比有所下降，但范德華垂直晶體管依然展現(xiàn)出了本征的 N 型半導(dǎo)體特性，表明了短溝道效應(yīng)在原子尺度下依然沒(méi)有主導(dǎo)器件的性能。盡管在單層極限情況下器件展示出了一定的隧穿電流和短溝道效應(yīng)，但他們依然證實(shí)，范德華金屬電極可以實(shí)現(xiàn)具有器件功能的亞 1 納米垂直晶體管。 相比于傳統(tǒng)工藝，他們制備出的晶體管將性能提升了兩個(gè)數(shù)量級(jí)，展示出了誘人的發(fā)展前景。這項(xiàng)研究有望為生產(chǎn)出擁有超高性能的 1 納米、甚至亞納米級(jí)別的晶體管，以及制備其它因工藝水平限制而出現(xiàn)不完美界面的范德華異質(zhì)結(jié)器件，提供了一種全新的低能耗解決方案。 -End- 參考： Liu L, Kong L, Li Q, He C, Ren L, Tao Q.Transferred van der Waals metal electrodes for sub-1-nm MoS2 verticaltransistors. Nat Electron 2021:0–1. doi:10.1038/s41928-021-00566-0. Liu L, Liu Y, Duan X. Graphene-based verticalthin film transistors. Sci China Inf Sci 2020;63:1–12.doi:10.1007/s11432-020-2806-8. https://physics.aps.org/articles/v13/s72 http://zhishifenzi.com/news/physics/7385.html https://www.pcmag.com/encyclopedia/term/process-technology https://www.technologyreview.com ... -ai-chip-dominance/ |
