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隨著數字信號處理芯片DSP技術的發展，信號處理的速度越來越快，容量越來越大，為了配合不同時鐘域之間的數據傳輸，必須使用FIFO來達到數據匹配的目的，從而提高系統性能。 1系統的總體設計 系統主要由信號采集電路AD，FIFO，CPLD和TI公司數字信號處理芯片TMS320C25409組成。可以采集32路模擬量，64路開關量。接收到的模擬信號首先要通過運放放大、采樣、然后通過模擬電子開關、再實現A／D轉換，轉換的數據經FIFO送至DSP處理，CPLD負責控制數據采集、A／D轉換和數據讀寫的時序。系統結構框圖如圖1所示。 
2FIFO芯片IDT7202的介紹 FIFO（FirsTInFirstOut）簡單說就是指先進先出。作為一種新型大規模集成電路，FIFO芯片以其靈活、方便、高效的特性，逐漸在高速數據采集、高速數據處理、高速數據傳輸以及多機處理系統中得到越來越廣泛的應用。IDT7202是一種高速、低功耗、雙端口存儲器，輸入、輸出有9位數據，芯片容量為lK×9b，輸入／輸出端口由單獨的時鐘和使能信號控制，具有“空”、“滿”、“半滿”和“幾乎空、幾乎滿”標志。IDT7202的9位輸入／輸出端口由單獨的時鐘和使能信號控制。輸入端口由寫使能信號（W）控制，當寫使能W為低時，數據被連續寫入FIFO存儲器中。同樣，輸出端口由讀使能信號（R）控制，而且有一個輸出使能引腳（OE）。IDT7202還有一個復位端（RS），當RS為低時，IDT7202的各個標志位全部回到原始狀態。 3FIFO與CPLD的接口設計 ATERA公司的可編程邏輯器件支持多種I／O電平標準，包括3．3V，2．5V和1．8v的LVTTL和LVCMOS電平。由于FIFO必須是5V供電，所以CPLD將數據從FIFo讀人內部存儲器時，需要經過一個電平轉換芯片。系統選用了SN74LVCl*5A具有三態輸出的16位總線收發器，它支持8／16位數據的雙向傳輸。 在FIFO與CPLD數據通信接口設計中，CPLD主要輸出控制時序到IDT7202的復位、寫和讀端口，實現A／D轉換數據到FIFO的存儲，并將數據從FIFO讀入CPLD的內部存儲器。一旦CPLD檢測到兩個AD976的“BUSY”信號都為高電平，且延時滿足，CPLD就使FIFO的寫信號“W”輸出為低電平，允許向FIFlO中寫入數據。同時檢測FIFO的滿標志信號FF。若該信號為低，則說明FIFO已經寫滿，此時，CPLD輸出讀時序給該FIFO，向FIFO中讀數據，同時檢測FIFO的空標志信號EF，若該信號為低，則說明FIFO中數據已經讀空，不允許讀數據，除非再有數據寫入后。本系統中采用兩片IDT7202，它們的復位、寫和讀端口分別聯在一起，數據同時讀寫。數據DO～D8從第一片輸出，D9～D15從第二片輸出，D16，D17空的兩位數據接地。DO～D1為64路開關量數據，64路開關量數據由8片8D鎖存器74LS373鎖存直接送至CPLD，開關量采樣時序、路數判別由CPLD來實現。 IDT7202的異步讀寫操作時序如圖2所示，各參數說明見表1。
本系統最多可接32路模擬量，需使用兩片AD976芯片，轉換后的16位數據分別送入兩個FIFO中。當兩片AD976中的任意一片中的“BUSY”信號為低電平時，進行模數轉換，只有當“BUSY”為高時，數據才有可能寫入至FIFO中，但數據是否寫入到FIFO中，由FIFO的寫使能信號來決定，當CPLD發出寫使能信號有效時，轉換數據才能存儲到FIFO中。A／D轉換數據的輸出和轉換時鐘有一定的相位差，在CPLD內部可通過延時或時鐘管理器來滿足建立時間和保持時間，保證數據不失碼地傳輸到FIFO中。FIFO與AD976均采用5V電源，故數據線直接相連即可，為了減小外界對數據線的干擾，在數據線之間串接一個100～200Ω的小電阻。 5結語 系統地介紹了一種多路數據采集系統中FIFO的設計方法。系統可以采集32路模擬量，64路開關量。系統具有抗干擾強、可靠性高、失碼率低等優點。該系統可用于采集量比較多的設備中，已在電力故障監測裝置中得到廣泛的應用。
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