|
本文由everspin代理宇芯電子介紹關(guān)于新型的芯片架構(gòu),將嵌入式磁存儲芯片STT-MRAM應(yīng)用于芯片架構(gòu)設(shè)計中,與傳統(tǒng)芯片架構(gòu)相比較,能夠降低芯片漏電流,減少芯片靜態(tài)功耗，延長手持設(shè)備的在線工作時長,降低整體使用成本。 本方案的技術(shù)特征在于: (1) 用兼容SRAM的嵌入式STT-MRAM IP取代傳統(tǒng)的SRAM單元。SRAM-like的總線接口信號包括片選CS、寫使能WE、讀使能RE、輸出使能信號OE、復(fù)位 RST、時鐘CLK、地址線A、數(shù)據(jù)輸入線 DIN和數(shù)據(jù)輸出線DOUT。除了一些串行配置接口之外,基本與SRAMIP的接口保持一致，非常便于SOC的系統(tǒng)集成。 如圖1為應(yīng)用嵌入式STT-MRAM之后的新型芯片架構(gòu)示意圖。 圖1基于嵌入式STT-MRAM的新型芯片架構(gòu)圖 (2)嵌入式eMRAM的主要作用在于:取代片上的sram單元，用來保存系統(tǒng)交互數(shù)據(jù)和作為數(shù)據(jù)緩存。同時對于擁有TCM (Tightly CoupledMemory)技術(shù)的ARM核來說,用一塊貼近ARM的MRAM ,可以用來存取指令,提升CPU取指令和執(zhí)行的速度,進一步提升系統(tǒng)整體的性能。 (3)靜態(tài)漏電流的顯著降低。圖2和圖3描述了傳統(tǒng)的帶數(shù)據(jù)保持功能的Memory ( RetentionMemory)和eMRAM的供電示意。 圖2 SRAM供電網(wǎng)絡(luò)示意 對于具有數(shù)據(jù)保持功能的SRAM,本身帶有兩個電源,主電源和次電源。主電源給SRAM 外圍邏輯和讀寫電路供電，在進入低功耗模式時可以關(guān)閉。次電源對SRAM內(nèi)部的數(shù)據(jù)鎖存單元進行供電,一直保持開啟，目的是在進入低功耗模式下保證SRAM 原先存儲的數(shù)據(jù)部分不丟失。因此對于RetentionSRAM中靜態(tài)功耗的損耗主要是由內(nèi)部數(shù)據(jù)保持單元的電源無法完全關(guān)斷造成的。 對于MRAM來說，由于內(nèi)部存儲單元具備掉電不易失特性，因此當(dāng)芯片進入低功耗模式時，MRAM的電源VDD可以完全關(guān)斷,因而MRAM存儲部分的漏電流能夠完全消失。與SRAM相比較，芯片在低功耗模式下的靜態(tài)功耗會有明顯降低。 采用基于ARM Cortex-M3內(nèi)核的參考芯片設(shè)計進行了實驗，該設(shè)計采用4塊大小為32kB的單口雙電源Retention SRAM。基于GlobalFoundaries 22nm FD-SOI的工藝庫評估顯示,當(dāng)芯片工作在0.8V標準電壓，室溫25℃時,SRAM部分的靜態(tài)功耗為0.175mW;當(dāng)芯片工作在50MHz的工作頻率時，采用50%的翻轉(zhuǎn)率進行估算,芯片的整體功耗為3.83mW。如果采用本文提出的新型芯片架構(gòu)，用STT-MRAM來替換SRAM ,功耗能夠降低約5%左右。如果對于內(nèi)部SRAM比例更大(約30%-40%)的手機處理器來說,所節(jié)省的靜態(tài)功耗會更明顯,可以達到8%-10%左右。 圖3MRAM供電網(wǎng)絡(luò)示意 基于嵌入式STT-MRAM的新型芯片架構(gòu),能夠在先進工藝節(jié)點下在一定程度上降低芯片的漏電流及靜態(tài)功耗,從而使手持式物聯(lián)網(wǎng)設(shè)備獲得較原來更長的在線工作時長,降低TCO成本并提升產(chǎn)品競爭力。其在功耗要求高的手持設(shè)備、可穿戴設(shè)備、物聯(lián)網(wǎng)領(lǐng)域具備廣泛的應(yīng)用前景。 |
