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作者：Kesheng Feng, Kwangsuk Kim, SamindaDharmarathna, William Bowerman, Jim Watkowski, Johnny Lee, Jordan Kologe[MacDermid Alpha Electronics Solutions] 相比扇出型晶圓級封裝（FOWLP），扇出型面板級封裝（FOPLP）的鍍銅性能和封裝成本降低都一直是挑戰(zhàn)，制造商一直難以回收安裝工藝的前期成本。關(guān)鍵的挑戰(zhàn)是如何從形成高膜厚均勻性且高解析度的再分布層（RDL）電鍍銅線路。尤其在同時(shí)電鍍線路和填盲孔時(shí)（即2合1（RDL）電鍍）時(shí)，這非常有挑戰(zhàn)性。鍍銅線路，銅墊和/或填盲孔的表面之間的共面性對于這些鍍銅工藝至關(guān)重要。非共面的表面可能會導(dǎo)致信號傳輸損失以及壓合后電路層的變形。這些缺陷可能導(dǎo)致短路和災(zāi)難性的故障。由于線路的尺寸等級更為精細(xì)，采用減銅平面化工藝來恢復(fù)共面性可能會導(dǎo)致在該層中產(chǎn)生對位誤差。因此，能夠提供均勻的表面線路而不需要額外后處理的鍍銅工藝是成功實(shí)現(xiàn)面板級封裝的RDL鍍層的關(guān)鍵。在本文中，我們介紹了可為FOPLP形成鍍銅金屬化的制造技術(shù)的背景，討論了該應(yīng)用對銅電鍍的化學(xué)和設(shè)備影響，并調(diào)查了嵌入式線路和2合1 RDL電鍍的商用電鍍系統(tǒng)的性能。 SAP, mSAP, 和ETS技術(shù) 目前用于FOPLP的RDL制造技術(shù)包括半加成法（SAP），改進(jìn)的半加成法（mSAP）和嵌入式線路電鍍。SAP已經(jīng)用于在有機(jī)基材上制作細(xì)線。該制程始于化學(xué)沉銅以形成超薄導(dǎo)電種子層，然后進(jìn)行光刻以在表面上形成光阻的圖案。然后使用電鍍銅在光阻圖案之間形成金屬化結(jié)構(gòu)。然后，去除光阻并快速蝕刻掉銅晶種層以完成線路圖案。SAP已經(jīng)先進(jìn)到可以將布線尺寸縮小到9μm，但是由于在快速蝕刻步驟中，鍍銅線路會發(fā)生少量的側(cè)蝕，因此進(jìn)一步減小線寬比例一直是一個(gè)挑戰(zhàn)。隨著線寬/間距趨勢接近9μm / 9μm，還存在其它挑戰(zhàn)，包括與有機(jī)載板的粘附力，面板上（尺寸在500mm x 400mm范圍內(nèi)）不平整表面上的設(shè)備精準(zhǔn)度能力，電鍍厚度均勻性以及專用設(shè)備（例如高級光刻工具）的高成本。 mSAP是一種更新的制程，已通過有效地實(shí)現(xiàn)設(shè)備中印刷電路板（PCB）和集成電路（IC）載板的用途，廣泛應(yīng)用于減小移動電子設(shè)備的電路尺寸。典型的mSAP制程始于厚度約為1-5μm的非常薄的銅箔有機(jī)基材。然后進(jìn)行激光鉆盲孔，之后電漿或化學(xué)除膠渣或兩者結(jié)合對面板除膠渣。該制程清除了目標(biāo)焊盤上的所有樹脂殘留物，并使孔壁的外形可以粘附后續(xù)的銅沉積物。然后，通過諸如化學(xué)沉銅，碳系統(tǒng)或?qū)щ姼叻肿泳酆衔锏闹苯与婂兘饘倩瞥虂硖幚砻姘澹罨妆谝岳M(jìn)行電鍍銅。隨后對面板進(jìn)行成像并用電鍍銅進(jìn)行圖案電鍍，將銅完全填充到盲孔中，并在單一個(gè)步驟中將銅線路構(gòu)建到所需的高度。電鍍后，剝離光阻，并進(jìn)行差異或快速蝕刻以形成最終電路。該技術(shù)的細(xì)線解析率通常限制為13μm。 嵌入式線路載板（ETS）電鍍技術(shù)可提供額外的成本降低和更高的解析度優(yōu)勢，而無需進(jìn)行快速蝕刻步驟，從而使細(xì)線解析度達(dá)到5μm。ETS技術(shù)使用光刻工藝在導(dǎo)電載體上創(chuàng)建鍍有圖案的銅金屬化結(jié)構(gòu)。將這些結(jié)構(gòu)壓合到電介質(zhì)中以嵌入電路，然后使用mSAP或SAP類型的制程進(jìn)行增層構(gòu)建。 
圖1. 將嵌入式線路載板技術(shù)（步驟 1、2、3 和 6）和 mSAP 技術(shù)（步驟 4、5 和 6）組合在一個(gè)流程中。 圖1描述了通過結(jié)合使用ETS和mSAP制程分6個(gè)步驟制造面板級載板的工藝。ETS技術(shù)涉及在步驟1和2中所示的線路成像之后，采用光刻工藝在導(dǎo)電載體上創(chuàng)建鍍有圖案的金屬化結(jié)構(gòu)。然后將生成的細(xì)線路壓合到介電質(zhì)上，以嵌入電路，從而在步驟3中形成M1。在使用mSAP技術(shù)對基材進(jìn)行M2層和M3層之后，在步驟6中除去導(dǎo)電載體。mSAP制程從第3步開始，在有機(jī)基材上形成厚度約為1-5 μm的薄銅箔，以實(shí)現(xiàn)良好的附著力。如步驟4和步驟5所示，該銅箔與化學(xué)沉銅一起通過電鍍制程進(jìn)行電鍍，以形成M2或M3層，該層可同時(shí)包含細(xì)線RDL和盲孔。這是前面提到的2合 1電鍍步驟。在快速蝕刻薄銅箔之后，在步驟6中除去覆蓋嵌入式線路的銅載體。 影響鍍銅質(zhì)量的因素 典型的酸性銅電解系統(tǒng)包含硫酸銅、硫酸、氯離子和有機(jī)添加劑。這些添加劑在控制沉積物分布以及銅沉積物的物理性質(zhì)方面起著至關(guān)重要的作用。為了達(dá)到電鍍制程的特定目標(biāo)，必須對這些添加劑進(jìn)行適當(dāng)?shù)谋O(jiān)控。當(dāng)將添加劑控制在給定范圍內(nèi)以提高鍍層均勻性時(shí)，它們可以組合使用。這些添加劑是潤濕劑、光亮劑和平整劑。潤濕劑在存在氯離子的情況下起作用，以吸附到陰極上并增加擴(kuò)散層的有效厚度。結(jié)果，陰極處的電鍍電流增加并且沉積物變得更均勻，因此可以獲得密集堆積的銅沉積物而不會燒板。這種改進(jìn)的擴(kuò)散層改善了細(xì)線鍍層中沉積物的分布。光亮劑減少了抑制作用，并用作晶粒細(xì)化劑以沉積具有隨機(jī)取向的細(xì)銅晶粒結(jié)構(gòu)。由于光亮劑對整體晶粒結(jié)構(gòu)的強(qiáng)大影響，光亮劑對沉積物的物理性能（例如抗張強(qiáng)度和延展率）的影響最大。 平整劑是一種溫和的抑制劑，可吸附到特定位置，例如基材的拐角和峰頂，有助于使銅沉積物的厚度均勻。在面板表面的微形貌內(nèi)，擴(kuò)散層往往在峰值處較薄而在谷部較厚。沒有平整劑，電鍍銅會夸大微形貌，從而導(dǎo)致更高的峰。另一方面，如果存在平整劑，則峰上的鍍層將受到抑制，微形貌將減小。正確的添加劑選擇和控制對于獲得電鍍均勻性和電鍍銅的理想物理性能至關(guān)重要。除了選擇和優(yōu)化添加劑外，還必須考慮陽極類型、VMS和電鍍電流密度，因?yàn)樗鼈儠䦟﹄婂冃阅墚a(chǎn)生影響。 FOPLP的商業(yè)電鍍評估 在以下各節(jié)中，我們調(diào)查了商用嵌入式線路電鍍系統(tǒng)的電鍍能力。我們描述的電鍍制程是為厚度不超過2至3層的面板級封裝板設(shè)計(jì)的。我們還展示了通過改變VMS中銅和酸的濃度比，但使同一電鍍添加劑系統(tǒng)用于二合一RDL電鍍的結(jié)果。通過測量細(xì)線、焊盤的共面性，膜厚均勻性，以及在面板級類型的載板上填盲孔來評估性能。我們比較了可溶和不可溶陽極對電鍍均勻性的影響，并通過XRD和FIB-SEM成像檢查了沉積物的晶粒結(jié)構(gòu)。樣品的電鍍在大批量生產(chǎn)條件下在垂直連續(xù)電鍍（VCP）設(shè)備中進(jìn)行。通過循環(huán)伏安法剝離（CVS）分析，嚴(yán)格控制所有添加劑成分。 嵌入式線路電鍍 對于嵌入式細(xì)線電鍍，我們使用表1中所列的商標(biāo)為Systek ETS的電鍍系統(tǒng)。所使用的測試板是帶有光成像干膜圖案的載體，其厚度為25μm。在進(jìn)入含鍍銅添加劑系統(tǒng)的酸性鍍銅之前，每個(gè)測試板都要經(jīng)過1分鐘的酸清潔劑、1分鐘的水洗和1分鐘的10%硫酸的預(yù)清潔處理。 表1. ETS 電解液和電鍍參數(shù)
表2說明了陽極類型對使用上述電鍍系統(tǒng)的VCP設(shè)備中細(xì)線和孔電鍍均勻性的影響的示例。將面板以1.5 ASD的速度電鍍60min，獲得約20μm的銅厚度。從橫截面測量了寬度為5μm或7μm的細(xì)線和較大焊盤之間的電鍍高度變化，如圖2和3所示。當(dāng)設(shè)備使用可溶陽極操作時(shí)，細(xì)線和焊盤之間的電鍍高度變化在線寬為5μm的面板上為1.4μm，在線寬為7μm的面板為2.19μm。當(dāng)設(shè)備使用不溶性陽極進(jìn)行操作時(shí)，對于5μm和7μm線寬的面板，細(xì)線和焊盤之間的電鍍高度變化均低于1.0μm。該數(shù)據(jù)示于表2。 表2. 陽極類型對嵌入式線路中細(xì)線和銅墊變化的性能影響
圖2. 使用可溶性陽極的電鍍工藝細(xì)線的橫截面
圖3. 使用不溶性陽極的電鍍工藝細(xì)線的橫截面 除了具有均勻性控制優(yōu)點(diǎn)外，不溶性陽極也易于維護(hù)，并允許施加更高的電鍍電流密度。對于更大的線寬，該制程具有更嚴(yán)格的控制。對于寬度為10μm的細(xì)線，以1.5 ASD的電流密度進(jìn)行電鍍時(shí)，電鍍銅的高度變化低于0.5μm。在4 ASD的較高電流密度下，厚度變化約為1μm。眾所周知，當(dāng)降低電鍍電流密度時(shí)，可以提高電鍍均勻性。 尺寸為410mm x 510mm的整個(gè)面板級載板的鍍層厚度變化小于0.5μm。在面板的頂部、中央和底部進(jìn)行測量可以評估整個(gè)面板的均勻性。該數(shù)據(jù)列于表3。 表3. 單位以及面板內(nèi)細(xì)線和銅墊之間的電鍍厚度變化
同時(shí)進(jìn)行細(xì)線電鍍和填孔二合一電鍍 對于包含盲孔和細(xì)線的RDL應(yīng)用，電鍍液要保持良好的孔填充能力，同時(shí)還要在細(xì)線上獲得良好的均勻性和共平面性是一個(gè)挑戰(zhàn)。我們發(fā)現(xiàn)把電解液VMS的硫酸銅含量調(diào)整為220 g/L、硫酸含量調(diào)整為50 g/L可以使制程填60 x40μm的盲孔且凹陷小于5μm（表4）。在這些條件下，寬度為15μm的細(xì)線與較大焊盤之間的電鍍高度變化約為1.0μm（圖4）。 表4. 填孔時(shí)細(xì)線和銅墊之間的電鍍厚度變化。
圖4. 細(xì)線和填孔的橫截面和測量數(shù)據(jù)。 沉積銅的物理性質(zhì) 電鍍銅沉積物的物理性質(zhì)對于基材的可靠性至關(guān)重要。一些最重要的物理性質(zhì)是抗拉強(qiáng)度、延展率和內(nèi)應(yīng)力，這些性質(zhì)表明了沉積物對熱應(yīng)力和彎曲的耐受性。使用標(biāo)準(zhǔn)測試設(shè)備測量沉積物的抗拉強(qiáng)度、延展率和內(nèi)部應(yīng)力。使用該制程電鍍的銅具有大于36,000psi的拉伸強(qiáng)度和大于18%的延展率。由于現(xiàn)代封裝RDL需要極小的尺寸，因此銅金屬的內(nèi)部應(yīng)力是重要的參數(shù)。內(nèi)部應(yīng)力較高時(shí)，沉積物可能會彎曲，并且隨著時(shí)間或溫度的變化彎曲可能會變得更糟。該制程在各種電流密度下的鍍層沉積物均顯示出低應(yīng)力-低于1.0Kg / mm2。 沉積銅晶粒結(jié)構(gòu) 在1.5 ASD的電流密度下對鍍層進(jìn)行了X射線衍射（XRD）研究，以識別晶相和不同平面。獲得的銅晶粒的衍射圖與文獻(xiàn)中給出的銅的標(biāo)準(zhǔn)相同。除了晶體方向的相對強(qiáng)度之外，在確定是否存在最佳方向時(shí)，晶體密度和晶格常數(shù)也很重要。數(shù)據(jù)表明，槽液中的沉積物具有優(yōu)選的[111]平面，如表5所示。 表5. 銅沉積物XRD 數(shù)據(jù)
聚焦離子束掃描電子顯微鏡（FIB-SEM）照片顯示，鍍銅沉積物具有等軸晶粒結(jié)構(gòu)，在不同的電鍍電流密度下變化不大（圖5）。
圖5. 銅沉積FIB/SEM圖片在不同的電鍍電流密度下。 結(jié)論 面板級封裝對電鍍銅金屬化系統(tǒng)提出了獨(dú)特的挑戰(zhàn)。通過適當(dāng)選擇VMS電解液和設(shè)備，先進(jìn)的封裝制造商可以達(dá)到所需的共平面度，可以為RDL實(shí)現(xiàn)嵌入式線路和2合1電鍍。可以使用用于嵌入式線路電鍍的商用電鍍系統(tǒng)，該系統(tǒng)可以提供足夠的性能，甚至可以進(jìn)行調(diào)整以及微調(diào)VMS以達(dá)成2合1細(xì)線電鍍和填盲孔。這些鍍銅制程的物理性能，抗拉強(qiáng)度和延展率均符合IPC Class III規(guī)范，并且在電鍍后和退火后具有較低的內(nèi)應(yīng)力，從而提供了可靠的沉積物，能較好地承受組裝和使用設(shè)備時(shí)的應(yīng)力。 參考文獻(xiàn) [1]. H. Akahoshi, M. Kawamoto, T. Itabashi, O. Miura, A. Takahashi, S. Kobayashi, "Fine-line circuit manufacturing technology with electroless copper plating," IEEE Trans. on Components, Packaging, and Manufacturing Tech.: Part A, vol. 18, pp. 127-135, 1995. [2]. Y-H. Chen, S-L. Cheng, D-C. Hu, T-J. Tseng, “L/S ≤5/5μm line embedded organic substrate manufacturing for 2.1D/2.5D SiP application,” IMAPS, Nov. 2015. [3]. C. Chen, M. Lin, G. Liao, Y. Ding, W. Cheng, “Balanced embedded trace substrate design for warpage control,” IEEE Elec. and Comp. Tech. Conf., May 26–29, 2015, pp. 193–199. [4]. Y. Li, D. Goyal, 3D Microelectronic Packaging From Fundamentals to Applications, Springer, Jan. 20, 2017 - Technology. [5] S. Dharmarathna, et al., “High throw DC acid copper formulation for vertical continuous electroplating processes,” IPC APEX Expo 2017, San Diego, CA, Feb. 14-16, 2017. [6]. Y. Zhang, G. Ding, P. Cheng, H. Wang, “Numerical simulation and experimental verification of additive distribution in through-silicon via during copper filling process,” Jour. of The Electrochemical Soc., 162 (1) D62-D67 (2015). |
