高頻高速PCB設(shè)計中，你經(jīng)常會遇到的一些問題解答

板兒妹0517

當前，高頻、高速PCB設(shè)計已經(jīng)成為了主流，每個PCB Layout工程師都應(yīng)該熟練掌握。接下來，板兒妹和大家分享硬件大牛們在高頻高速PCB電路中的一些設(shè)計經(jīng)驗，希望對大家有所幫助。

1、如何避免高頻干擾？
避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces 在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。
2、在高速PCB設(shè)計原理圖設(shè)計時，如何考慮阻抗匹配問題？
在設(shè)計高速PCB 電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。
3、在高速PCB設(shè)計時，設(shè)計者應(yīng)該從那些方面去考慮EMC、EMI 的規(guī)則呢？
一般EMI/EMC 設(shè)計時需要同時考慮輻射(radiated)與傳導(dǎo)(conducted)兩個方面。前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz)。所以不能只注意高頻而忽略低頻的部分。一個好的EMI/EMC 設(shè)計必須一開始布局時就要考慮到器件的位置，PCB 疊層的安排，重要聯(lián)機的走法，器件的選擇等，如果這些沒有事前有較佳的安排，事后解決則會事倍功半，增加成本. 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器，高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射，器件所推的信號之斜率(slew rate)盡量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時注意其頻率響應(yīng)是否符合需求以降低電源層噪聲。另外，注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance 盡量小)以減少輻射。還可以用分割地層的方式以控制高頻噪聲的范圍。最后，適當?shù)倪x擇PCB 與外殼的接地點(chassis ground)。
4、如何選擇PCB板材？
選擇PCB 板材必須在滿足設(shè)計需求和可量產(chǎn)性及成本中間取得平衡點。設(shè)計需求包含電氣和機構(gòu)這兩部分。通常在設(shè)計非常高速的PCB 板子(大于GHz 的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4 材質(zhì)，在幾個GHz 的頻率時的介質(zhì)損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計的頻率是否合用。

5、如何盡可能的達到EMC 要求，又不致造成太大的成本壓力？
PCB 板上會因EMC 而增加的成本通常是因增加地層數(shù)目以增強屏蔽效應(yīng)及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構(gòu)上的屏蔽結(jié)構(gòu)才能使整個系統(tǒng)通過EMC的要求。以下僅就PCB 板的設(shè)計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應(yīng)。
盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。
注意高頻器件擺放的位置，不要太靠近對外的連接器。
注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)，以減少高頻的反射與輻射。
在各器件的電源管腳放置足夠與適當?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼暋Ｌ貏e注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計所需。
對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到chassis ground。
可適當運用ground guard/shunt traces 在一些特別高速的信號旁。但要注意guard/shunt traces 對走線特性阻抗的影響。
電源層比地層內(nèi)縮20H，H 為電源層與地層之間的距離。
6、2G 以上高頻PCB 設(shè)計，走線，排版，應(yīng)重點注意哪些方面？
2G 以上高頻PCB 屬于射頻電路設(shè)計，不在高速數(shù)字電路設(shè)計討論范圍內(nèi)。而 射頻電路的布局（layout)和布線（routing)應(yīng)該和原理圖一起考慮的，因為布局布線都會造成分布效應(yīng)。而且，射頻電路設(shè)計一些無源器件是通過參數(shù)化定義，特殊形狀銅箔實現(xiàn)，因此要求EDA 工具能夠提供參數(shù)化器件，能夠編輯特殊形狀銅箔。Mentor 公司的boardstation 中有專門的RF 設(shè)計模塊，能夠滿足這些要求。而且，一般射頻設(shè)計要求有專門射頻電路分析工具，業(yè)界最著名的是agilent 的 eesoft，和Mentor 的工具有很好的接口。
7、添加測試點會不會影響高速信號的質(zhì)量？
會不會影響信號質(zhì)量要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用在線既有的穿孔(via or DIP pin)當測試點)可能加在在線或是從在線拉一小段線出來。前者相當于是加上一個很小的電容在在線，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。
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