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在網絡通訊領域，ATM交換機、核心路由器、千兆以太網以及各種網關設備中，系統數據速率、時鐘速率越來越高，同時相應處理器的工作頻率也不斷提高；數據、語音、圖象的傳輸速度已經遠遠高于500Mbps，數百兆乃至數G的背板也日趨普遍。所有這些數字系統速度的提高必將意味著信號的上升、下降時間盡可能短，由數字信號頻率和邊沿速率提高而產生的一系列高速設計問題也變得越來越突出。高速問題的出現給硬件設計帶來了更大的挑戰，有許多在邏輯方面看來很正確的設計，如果在實際PCB設計中高速問題處理不當就會導致整個設計失敗，這種情形在日益追求高速的網絡通訊領域更加明顯。“高速數字電路設計超越了簡單的“1”與“0”的世界而進入模擬電路領域，避免傳輸線效應造成的系統故障是設計師們必須認真解決的問題。”專家預測，在未來的硬件電路設計開銷方面，邏輯功能設計的開銷將大為縮減，而與高速設計相關的開銷將占總開銷的80%甚至更多，因此高速設計的問題已經成了電子產品設計中的重中之重。高速問題已成為系統設計能否成功的重要因素之一。 因高速問題而產生的信號過沖、下沖、反射、振鈴、串擾等將嚴重影響系統的正常時序，系統時序余量的減少迫使我們關注影響數字波形時序和質量的各種現象。由于速度的提高而使時序變得苛刻的時候，無論事先你對系統原理理解得有多么透徹，任何忽略和簡化都可能會給系統帶來嚴重的后果。 我們目前在設計單板時，經常用到的高速總線有PCI、60X、MPX、SDRAM（包括DDR SDRAM）等，這些總線最低33M(PCI)，最高可達200M(DDR400)。隨著需求的不斷提高，高速芯片的不斷應用，我們面臨的可能會是更高速的總線設計。因此我們現在積累一些高速總線設計的知識和經驗顯得尤為重要。 |
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