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玩轉Zynq連載22——[ex03] 基于Zynq PL的PLL配置實例

發布時間:2019-9-6 08:19    發布者:rousong1989
玩轉Zynq連載22——[ex03] 基于Zynq PLPLL配置實例
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1概述
         本實例通過PLL產生的不同頻率的時鐘,分別驅動3個LED指示燈閃爍一樣的頻率。本實例的重點其實不是LED,而是IP核的應用,當然,僅以PLL IP核為例。
2 模塊化設計
         參考文檔《玩轉Zynq-基礎篇:基于FPGA的模塊化設計.pdf》。
3 PLL IP核添加配置    3.1Vivado標準IP核概述
         我們常說的IP核,也就是知識產權Intellectual Property),是那些己驗證的、可重利用的、具有某種確定功能的設計功能模塊。IP核一般分為軟IPsoft IP core)、固IPfirm IP core)和硬IPhard IP core)。軟IP是用某種高級語言來描述功能塊的行為,但是并不涉及用什么電路和電路元件實現這些行為。固IP除了完成軟IP所有的設計外,還完成了門電路級綜合和時序仿真等設計環節,一般以門電路級網表形式提交用戶使用。硬IP則是完成了綜合的功能塊,已有固定的拓撲布局和具體工藝,并己經經過工藝驗證,具有可保證的性能。設計深度愈深,后續工序所需要做的事情就越少,但是靈活性也就越小。
         XilinxFPGA器件中,IP核設計是非常重要并且必不可少的一部分,應該說,前述的軟IP、固IP和硬IP,在我們Zstar板載的Zynq上都能夠找到蹤影。而對于Vivado來說,對于Xilinx或者其第三方合作伙伴提供的,已經集成在Vivado工具界面中供設計者調用的IP,我們姑且可以稱之為標準IP核;而對于Vivado未集成的,第三方或者用戶自己開發設計的IP核,我們則稱之為用戶自定義IP核。
         對于Vivado中集成的IP核,可以點擊Vivado菜單Window --> IP Catalog查看。
         Vivado主視窗中,IP Catalog --> Cores中,列出了Vivado已經集成的分類IP核,點擊各個分類前的+號,可以查看具體分類下都有哪些可用的IP核。
         對于一般的IP核,先找到所需要的IP核,然后雙擊IP核彈出配置頁面,配置完成后輸出各類IP核相關設計文件,在用戶設計中只要例化IP核模塊就可以了。
         下面我們以zstar_ex04實例的PLL IP核的配置為例,看看如何添加配置Vivado中集成的標準IP核。
3.2 PLL IP核配置實例
    如圖所示,點擊Flow Navigator面板下的“Project Manager à IP Catalog”。
圖 IP Catalog菜單
    如圖所示,彈出的IP Catalog面板中列出了所有Vivado自帶IP核的分類列表。
圖 IP Catalog面板
    如圖所示,在“FPGA Features and Design à Clocking”分類展開后,可以看到名為Clocking Wizard的IP核,通過這個IP核,我們可以配置一個PLL用于對FPGA外部輸入時鐘做各種分頻或倍頻處理。點擊Clocking Wizard后將彈出相應的配置頁面。
圖 Clocking Wizard IP核
    彈出的第一個配置頁面如圖所示,這里的Primitive可以選擇“PLL”,然后在時鐘頻率(Input Clock Information)的Primary一行中設定我們的輸入時鐘頻率(Input Frequency)為25MHz即可。
圖 Clocking Options配置頁面
    接著在Output Clocks配置頁面中,如圖所示,勾選clk_out1/2/3這3個時鐘,分別設置其輸出頻率為25MHz、50MHz、100MHz。同時勾選控制信號reset和locked的,并且它們是高電平有效(Active High)。
圖 Output Clocks配置頁面
    接下來幾個頁面不需要做配置更改,直接點擊OK完成PLL的配置。
    配置生效后,我們可以切換到Sources面板下方的IP Sources這個子頁面中,如圖所示,出現了名為clk_wiz_0的IP核,即我們剛剛配置添加的IP核。可以點擊展開它,在“Instantiation Template”下方的“clk_wiz_0.veo”文件就是例化模板,可以雙擊打開它。
圖 查看例化模板
    如圖所示,可以復制這個PLL的例化模板,在我們的工程中相應修改外部接口。
圖 PLL例化模板
    關于這里PLL模塊的接口定義如表所示。
信號名
方向
功能描述
clk_in1
輸入
PLL模塊的輸入時鐘信號,即所有輸出時鐘的基頻。
clk_out1
輸出
PLL模塊的輸出時鐘1。
clk_out2
輸出
PLL模塊的輸出時鐘2。
clk_out3
輸出
PLL模塊的輸出時鐘3。
reset
輸入
PLL模塊的輸入復位信號,高電平有效。
locked
輸出
PLL的鎖定指示信號,高電平有效。即該信號高電平時,表示PLL輸出時鐘都已經正常輸出。
注:方向是相對PLL模塊而言的。
4 PLL IP核的移植
         參考文檔《玩轉Zynq-工具篇:VivadoIP核的移植.pdf》。
5 板級調試
         參考文檔《玩轉Zynq-環境篇:XilinxPlatformCableUSB下載器使用指南》,將...\project\zstar_ex03\zstar.runs\impl_1路徑下的zstar.bit文件燒錄到Zynq中。
         看到的效果D1、D2和D3這3顆LED指示燈同步閃爍。
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