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在一般情況下，降低PLL帶寬會增加VCO噪聲。所以實際上需要平衡PLL的帶寬，以減小VCO噪聲和輸入基準噪聲的總效應。因此，對于應該在多大程度上降低PLL帶寬，必須按照具體應用來決定。下面來看一下本文的介紹。 這反過來又提出了VCO選擇的問題；應該使用外部VCO？或具有內部VCO的PLL？使用外部VCO使設計人員可以自由選擇具有最好的規格和性能的器件。但這樣的器件對板級噪聲（如磁耦合和電源噪聲）更敏感，并且還對分立式環路濾波器中的元器件產生的噪聲更敏感。 同樣，集成了VCO的PLL可能具有對噪聲敏感的外部環路濾波器元器件，導致定時不準確。因此也必須根據具體情況來決定。 然而，使用高品質的PLL可以很好地消除高速時鐘信號的抖動。例如，安森美半導體的PureEdge™系列基于PLL的晶體振蕩器模塊適用于需要LVPECL/LVDS/CML時鐘信號、工作于2.5V或3.3V的應用。這些模塊提供了0.4-0.5ps的典型RMS相位抖動，因此適用于大多數電信、網絡、計算和存儲應用。 事實上，PureEdge器件廣泛應用于實施或使用SONET/SDH、10Gb/s以太網、LAN、光纖通道、PCIe、DIMM、FPGA和SAS/SATA等技術的設備。 通過使用級聯PLL抖動消除器（衰減器）有可能實現更低的抖動水平。這種技術是有效的，因為它使設計人員能夠優化每個PLL的帶寬。它使設計人員能夠實現抖動為數百飛秒級別的定時電路。 如您對以上產品感興趣，可登陸富昌電子[Future Electronics]官網，了解更多包括[CC0603JRNPO9BN101]等熱門料號在內的產品信息。富昌電子官網是富昌官方[射頻連接器]在內，品類豐富的電子元器件產品線。 富昌電子https://www.futureelectronics.cn |
