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1 項(xiàng)目背景 LED（Light Emitting Diode），發(fā)光二極管，是一種能夠?qū)㈦娔苻D(zhuǎn)化為可見光的固態(tài)的半導(dǎo)體器件，它可以直接把電轉(zhuǎn)化為光。LED的心臟是一個(gè)半導(dǎo)體的晶片，晶片的一端附在一個(gè)支架上，一端是負(fù)極，另一端連接電源的正極，使整個(gè)晶片被環(huán)氧樹脂封裝起來。 半導(dǎo)體晶片由兩部分組成，一部分是P型半導(dǎo)體，在它里面空穴占主導(dǎo)地位，另一端是N型半導(dǎo)體，在這邊主要是電子。但這兩種半導(dǎo)體連接起來的時(shí)候，它們之間就形成一個(gè)P-N結(jié)。當(dāng)電流通過導(dǎo)線作用于這個(gè)晶片的時(shí)候，電子就會(huì)被推向P區(qū)，在P區(qū)里電子跟空穴復(fù)合，然后就會(huì)以光子的形式發(fā)出能量，這就是LED燈發(fā)光的原理。而光的波長也就是光的顏色，是由形成P-N結(jié)的材料決定的。 LED可以直接發(fā)出紅、黃、藍(lán)、綠、青、橙、紫、白色的光。 最初LED用作儀器儀表的指示光源，后來各種光色的LED在交通信號(hào)燈和大面積顯示屏中得到了廣泛應(yīng)用，產(chǎn)生了很好的經(jīng)濟(jì)效益和社會(huì)效益。以12英寸的紅色交通信號(hào)燈為例，在美國本來是采用長壽命，低光視效能的140瓦白熾燈作為光源，它產(chǎn)生2000流明的白光。經(jīng)紅色濾光片后，光損失90%，只剩下200流明的紅光。而在新設(shè)計(jì)的燈中，Lumileds公司采用了18個(gè)紅色LED光源，包括電路損失在內(nèi)，共耗電14瓦，即可產(chǎn)生同樣的光效。汽車信號(hào)燈也是LED光源應(yīng)用的重要領(lǐng)域。 對(duì)于一般照明而言，人們更需要白色的光源。1998年發(fā)白光的LED開發(fā)成功。這種LED是將GaN芯片和釔鋁石榴石（YAG）封裝在一起做成。GaN芯片發(fā)藍(lán)光（λp=465nm，Wd=30nm），高溫?zé)Y(jié)制成的含Ce3+的YAG熒光粉受此藍(lán)光激發(fā)后發(fā)出黃色光射，峰值550nLED燈m。藍(lán)光LED基片安裝在碗形反射腔中，覆蓋以混有YAG的樹脂薄層，約200-500nm。 LED基片發(fā)出的藍(lán)光部分被熒光粉吸收，另一部分藍(lán)光與熒光粉發(fā)出的黃光混合，可以得到白光。 對(duì)于InGaN/YAG白色LED，通過改變YAG熒光粉的化學(xué)組成和調(diào)節(jié)熒光粉層的厚度，可以獲得色溫3500-10000K的各色白光。這種通過藍(lán)光LED得到白光的方法，構(gòu)造簡單、成本低廉、技術(shù)成熟度高，因此運(yùn)用最多。 明德?lián)P的教學(xué)板一共有8個(gè)可發(fā)綠光的LED燈。下面是LED燈的原理圖。 左邊的LED1~LED8是板子上LED燈的絲印。右邊的LED1~LED8_NET是信號(hào)線名，讀者在板子上是看不到這些信號(hào)線的。 LED燈一端連著高電平3.3V，另一端是信號(hào)線LED1~LED8_NET。如果LED1~LED8_NET是高電平，則電流不導(dǎo)通，那么LED燈則不會(huì)發(fā)光。如果LED1~LED8_NET是低電平，則電流會(huì)導(dǎo)通，那么LED燈就發(fā)光。所以LED燈發(fā)光與否，取決于信號(hào)LED1~LED8_NET處于什么電平。 信號(hào)線LED1~LED8_NET又連到哪里呢？搜索下原理圖文檔，可以發(fā)現(xiàn)這些信號(hào)是連到FPGA的管腳上的。 下面信號(hào)線和FPGA管腳的連接圖，例如信號(hào)線LED1是連接到FPGA的AA4管腳上。 LED1~LED8_NET分別與FPGA的8個(gè)管腳相連，所以LED1~LED8_NET處于什么電平，即LED燈是否要發(fā)光，就取決于FPGA管腳的輸出了。 例如FPGA管腳AB14連到LED7上。要控制這個(gè)燈的亮滅，F(xiàn)PGA只需要將管腳AB14輸出為低高就可以了。當(dāng)輸出為高電平時(shí)，LED7燈為滅，當(dāng)輸出為低電平時(shí)，LED7燈為暗。8個(gè)LED燈都可由FPGA獨(dú)立控制。 2設(shè)計(jì)目標(biāo) 本工程使用1個(gè)LED燈---LED1，實(shí)現(xiàn)一個(gè)閃爍燈的功能。工程的工作時(shí)鐘是50M，也就是時(shí)鐘周期為20ns。當(dāng)管腳AA4輸出低電平時(shí)，LED1燈亮，輸出高電平時(shí)，LED1燈滅。具體功能要求是：隔1秒，亮N秒。N的變化是：1，2，3，---，9秒，然后再次循環(huán)。下面是波形圖： 上板效果圖如下圖所示： 3設(shè)計(jì)實(shí)現(xiàn)3.1 頂層信號(hào) 新建目錄：D:\mdy_book\my_led。在該目錄中，新建一個(gè)名為my_led.v的文件，并用GVIM打開，開始編寫代碼。 我們先分析一下板子上的LED燈。要控制1個(gè)LED燈亮和滅，那就FPGA需要產(chǎn)生一個(gè)信號(hào)，假定為led，這個(gè)信號(hào)連接到led燈上。要讓LED燈滅，F(xiàn)PGA將信號(hào)led輸出為1；要讓LED燈亮，F(xiàn)PGA將信號(hào)led輸出為0。下面表格表示了硬件電路圖的連接關(guān)系。 綜上所述，我們這個(gè)工程需要三個(gè)信號(hào)，時(shí)鐘clk，復(fù)位rst_n和輸出信號(hào)led。將module的名稱定義為my_led，為此，代碼如下： 綜上所述，我們這個(gè)工程需要三個(gè)信號(hào)，時(shí)鐘clk，復(fù)位rst_n和輸出信號(hào)led。將module的名稱定義為my_led，為此，代碼如下： 其中clk、rst_n是輸入信號(hào)，led是輸出信號(hào)，并且三個(gè)信號(hào)都是1比特的，根據(jù)這些信息，我們補(bǔ)充輸入輸出端口定義。代碼如下： 3.2 信號(hào)設(shè)計(jì) 我們?cè)俜治鲆幌鹿δ苄枨螅琇ED燈的變化規(guī)律是暗1秒，亮N秒，其中N的變化是：1，2，3，---，9秒，然后再次循環(huán)。從現(xiàn)象轉(zhuǎn)化成信號(hào)，其實(shí)就是信號(hào)led=1持續(xù)1秒，然后led=0持續(xù)N秒，其中N的變化是：1，2，3，---，9秒。波形示意圖如下： 上圖就是led信號(hào)的變化波形圖。在第1次時(shí)，led=1并持續(xù)1秒，然后led=0并持續(xù)1秒，共2秒時(shí)間；在第2次時(shí)，led=1并持續(xù)1秒，然后led=0并持續(xù)2秒，共3秒時(shí)間；以此類推，第9次時(shí)，led=1并持續(xù)1秒，然后led=0并持續(xù)9秒，共10秒時(shí)間。然后又再次重復(fù)。 由波形圖可知，我們需要1個(gè)計(jì)數(shù)器用來計(jì)算時(shí)間，如2秒、3秒等。本工程的工作時(shí)鐘是50MHz，即周期為20ns，計(jì)數(shù)器計(jì)數(shù)到2_000_000_000/20=100_000_000個(gè)，我們就能知道2秒時(shí)間到了。以此類推，在第2次時(shí)，數(shù)到150_000_000個(gè)，就知道了3秒時(shí)間到。第9次時(shí)，數(shù)到500_000_000個(gè)，就表示10秒時(shí)間到。另外，由于該計(jì)數(shù)器是不停地計(jì)數(shù)，永遠(yuǎn)不停止的，可以認(rèn)為加1條件一直有效，可寫成：assignadd_cnt==1。綜上所述，結(jié)合變量法，該計(jì)數(shù)器的代碼如下。 其中x表示該計(jì)數(shù)器cnt0要數(shù)的個(gè)數(shù)。該值如何定義，后面再思考。 再次觀察波形圖，我們發(fā)現(xiàn)有第1次，第2次直到第9次的字，說明這還需要另外一個(gè)計(jì)數(shù)器來表示第幾次。該計(jì)數(shù)器表示次數(shù)，自然是一次完成了就加1，因?yàn)榧?條件可為end_cnt0。該計(jì)數(shù)器一共要數(shù)9次。所以代碼為： 有了兩個(gè)計(jì)數(shù)器，我們來思考輸出信號(hào)led的變化。概括起來，led有兩種變化點(diǎn)：變0和變1。變0的原因都是計(jì)數(shù)到1秒時(shí)間，也就是cnt0數(shù)到1_000_000_000/20=50_000_000個(gè)時(shí)，led變0。變1的原因，都是計(jì)數(shù)時(shí)間到了，即end_cnt0。所以led信號(hào)的代碼如下： 最后我們?cè)賮硭伎甲兞縳，我們?cè)谟懻撚?jì)數(shù)器cnt0的時(shí)候，曾經(jīng)說過“計(jì)數(shù)器計(jì)數(shù)到2_000_000_000/20=100_000_000個(gè)，我們就能知道2秒時(shí)間到了。以類類推，在第2次時(shí)，數(shù)到150_000_000個(gè)，就知道了3秒時(shí)間到。第9次時(shí)，數(shù)到500_000_000個(gè)，就表示10秒時(shí)間到。”可以看到，cnt0要數(shù)多少個(gè)是跟第幾次有關(guān)系的。第1次，數(shù)100_000_000個(gè)，第2次數(shù)150_000_000個(gè)。也就是與cnt1有關(guān)。因此x的代碼如下： 此次，主體程序已經(jīng)完成。接下來是將module補(bǔ)充完整。 3.3 信號(hào)定義 接下來定義信號(hào)類型。 cnt0是用always產(chǎn)生的信號(hào)，因此類型為reg。cnt0計(jì)數(shù)的最大值為500_000_000，需要用29根線表示，即位寬是29位。 因此代碼如下： add_cnt0和end_cnt0都是用assign方式設(shè)計(jì)的，因此類型為wire。并且其值是0或者1，1個(gè)線表示即可。因此代碼如下： cnt1是用always產(chǎn)生的信號(hào)，因此類型為reg。cnt1計(jì)數(shù)的最大值為8，需要用4根線表示，即位寬是4位。因此代碼如下： add_cnt1和end_cnt1都是用assign方式設(shè)計(jì)的，因此類型為wire。并且其值是0或者1，1根線表示即可。因此代碼如下： led是用always方式設(shè)計(jì)的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下： x是用always方式設(shè)計(jì)的，因此類型為reg。并且其值是最大是500_000_000，需要29根線表示即可。因此代碼如下： 至此，整個(gè)代碼的設(shè)計(jì)工作已經(jīng)完成。下一步是新建工程和上板查看現(xiàn)象。 4 綜合與上板4.1 新建工程 首先在d盤中創(chuàng)建名為“my_led”的工程文件夾，將寫的代碼命名為“my_led.v”,頂層模塊名為“my_led” 然后打開Quartus Ⅱ，點(diǎn)擊File下拉列表中的New Project Wzard...新建工程選項(xiàng)： 3.再出現(xiàn)的界面中直接點(diǎn)擊Next。 4.之后出現(xiàn)的是工程文件夾、工程名、頂層模塊名設(shè)置界面。按照之前的命名進(jìn)行填寫，然后點(diǎn)擊Next,在出現(xiàn)的界面再點(diǎn)擊next。 5.之后是文件添加界面。添加之前寫的“my_led.v”文件，點(diǎn)擊右側(cè)的“Add”按鈕，之后文件會(huì)在下方顯示出來，之后點(diǎn)擊“Next” 器件型號(hào)選擇界面。選擇Cyclone ⅣE，在芯片型號(hào)選擇處選擇EP4CE15F23C8，然后點(diǎn)擊“Next”。 EDA工具界面。直接點(diǎn)擊“Next” 8.之后出現(xiàn)的界面，點(diǎn)擊“Finish”。 4.2 綜合 1.新建工程步驟完成后，就會(huì)出現(xiàn)以下界面。選中要編譯的文件，點(diǎn)擊編譯按鈕。 2.編譯成功后會(huì)出現(xiàn)一下界面 4.3 配置管腳 在菜單欄中，選中Assignments，然后選擇Pin Planner，就會(huì)彈出配置管腳的窗口。 在配置窗口最下方中的location一列，參考下表中最右兩列配置好FPGA管腳。 配置完成后，關(guān)閉Pin Planner，軟件自動(dòng)會(huì)保存管腳配置信息。 4.4 再次綜合 在菜單欄中，選中Processing，然后選擇Start Compilation，再次對(duì)整個(gè)工程進(jìn)行編譯和綜合。 出現(xiàn)上面的界面，就說明編譯綜合成功。 4.5 連接開發(fā)板 圖中，下載器接入電腦USB接口，電源接入電源，然后摁下下方藍(lán)色開關(guān)。 4.6 上板 1.單擊以下界面中的。 2.會(huì)出現(xiàn)如下界面，點(diǎn)擊add file添加.sof文件，點(diǎn)擊“Start”，會(huì)在“Progress”出顯示進(jìn)度。 3.進(jìn)度條中提示成功后，即可在開發(fā)板上觀察到相應(yīng)的現(xiàn)象。 |
