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現代雷達信號處理已成為雷達功能實現的關鍵，本文根據某型雷達信號處理機的系統需要，對其硬件結構及軟件設計做了系統優化。設計了1套以4片TS201和1片FPGA為核心信號處理板，該系統僅用l副板卡即實現空時二維信號處理。實現了自適應副瓣相消，4路脈沖壓縮與MTI／MTD，副瓣匿影和差波束測角等算法，可以完成對目標距離，方位偏差量的測算，滿足系統需求。 1 系統組成分析 回波信號在天線上進行部分微波合成，形成和、差通道信號及兩路輔助天線信號，進行IQ正交插值，1／8抽取后，形成4路待測數據，數據率共為128MB／s。系統算法結構，如圖1所示，主要由旁瓣相消模塊，數字脈壓模塊，MTD處理模塊由3部分組成。和路信號MTD(FFT-CFAR)后經副瓣匿影若判定有目標則再由和、差兩路數據計算方位偏差量。 以雷達工作的低重頻模式為例，IQ數據為5 388點，重頻為140 Hz，考慮到一定的時間余量，4路信號的傳輸及處理必須在＜6．7 ms的時間內完成。因此系統的數據速率、數據量及運算規模決定了系統設計必須具有以下特點： (1)具有高性能浮點處理芯片，可完成旁瓣相消、脈沖壓縮、相參積累、雜波圖、恒虛警處理。 (2)內部各處理芯片間可進行高速數據傳遞且可外部擴展存儲芯片，保存大量數據。 (3)具備對外的數據接口和控制接口，并可輸出故障檢測信號。 (4)軟件設計中必須進行大量優化，保證上述所有處理模塊在1個脈沖周期內完成。 2 雷達處理機實現 2．1 硬件平臺設計 系統運算量及時間要求，信號處理板需采用多DSP并行處理的結構，為達到高速浮點處理能力、高數據吞吐率及大內存空間的要求，DSP芯片選用ADSP-TS201，它是ADI公司最新型號的TigerSHARC架構高性能浮點數字信號處理器。它具有最高達600 MHz的工作時鐘，且每周期可完成4條指令；包括雙獨立運算模塊及用于地址計算的雙獨立整型ALU，可完全并行操作；擁有24 MB／s的片內存儲器，內存容量大；此外還有14路DMA控制器及外部端口、4個鏈路口，可進行高速數據吞吐；擁有4個SDRAM控制器，可外部擴展存儲芯片；擁有4個可編程flag引腳，可對外輸出所需標志信號。 多DSP設計通常有共享總線方式和鏈路口耦合方式兩種結構。共享總線結構的優點是可以提供全局地址空間，把多DSP的地址空間映射到主機的內存空間進行統一訪問。任一DSP也可通過總線讀寫其它處理器內存，操作方便。然而，當多DSP間數據交換頻繁時，總線競爭往往造成數據通信的總線瓶頸，因而該方法有明顯的缺點。采用鏈路口耦合方式則具有明顯的優點，各DSP總線獨立，擁有完全獨立的內存空間，各DSP程序設計可完全獨立，減小了程序調試的難度。各DSP之間僅通過鏈路口無縫連接，片間連線少，降低了PCB布線難度和層數，節約了制板成本。此外，數據傳輸采用鏈路口的DMA方式并不占用DSP內核的運算時間，可以提高處理板的實時性能。因而采用將4片ADSP-TS201通過鏈路口兩兩互連，形成松耦合的多DSP結構，如圖2所示。各DSP通過鏈路口可在任意兩個DSP之間進行最高達500 MB／s的數據傳輸。 板卡主要以4片TS201與1片FPGA為核心，外加FLASH，SDRAM與光纖及其配置芯片協同完成數據存儲及傳輸。FPGA主要完成系統中與雷達匹配的時序控制，對板外的數據傳輸與對DSP的總線通信。FPGA通過兩套獨立的32位外部數據總線與DSP0和DSP1連接，采用流水協議，外部總線工作頻率為50 MHz，可以實現400 MB／s的數據傳輸速度，達到了系統可進行高速數據傳輸的要求。系統時鐘為50 MHz，TS201經12倍頻工作在600 MHz，單板卡的系統峰值處理能力可以達到14．4 Gflops，板卡運算速度滿足了系統需求。 2．2 系統軟件設計及優化 系統算法的復雜性與計算中的動態范圍的要求，系統算法在DSP中軟件化設計，調試方便。回波經微波合成后形成和、差路及兩路輔助通道信號，A／D采樣正交差值后形成4路數據經光纖傳入FPGA，DSP0經總線以DMA方式接收4路數據，并分發至其它3片DSP。各DSP單獨處理一路數據，如圖2所示，MTD后回傳至DSP1進行副瓣匿影及門限檢測，并估算目標方位偏差量，檢測結果由DSP1經總線以DMA方式返還至FPGA，所有的模塊限制在1個脈沖周期內完成，形成了圖3的軟件流程圖。 (1)數字脈沖壓縮。 系統中采用頻域方法實現脈沖壓縮。其基本原理是先對回波信號做FFT得其頻譜S(ω)，將S(ω)與匹配濾波器頻譜H(ω)頻域點乘，最后對乘積結果做IFFT即得脈壓結果Y(n)，整個過程由兩次FFT，一組頻域點乘，及一次IFFT運算組成，由下式表示 Y(n)=IFFT{FFT[s(n)]*FFT[h(n)]} (1) 1)針對TS201芯片內存量大的特點，將H(ω)直接存入DSP內存，以H(ω)所需內存換取了一次FFT執行時間。 2)脈沖壓縮結果是否乘以N對后續處理無實質影響。 故IFFT的實現省略了除以N的操作，在此基礎上DSP中可由兩種方法實現：一種是通過改變旋轉因子中正弦項的符號，調用FFT函數實現，運算速度與FFT完全一致，但保存新的旋轉因子多耗費了一倍內存；另外一種則為實虛交換后做FFT，再實虛交換即實現IFF-T，該方法優點是不占用新的內存。這里在DSP程序中對第二種方法稍加改進可使處理時間與FFT完全一致：在頻域點乘中結果輸出時完成第一次實虛反序不占用額外指令，稍后中可看出在MTD模塊中稍加改動可使脈壓輸出的實虛順序并不引起系統指令的增加。原脈沖壓縮處理時間為：經改進后處理時間可縮短為。內核時鐘工作在600 MHz時，1 024，4 096，8 192點的頻域脈壓時間42．24μs、272．63μs、632．1μs，遠小于脈沖重復后期，保證了系統功能的實現。 (2)MTD模塊實現 相參積累技術進一步提高了系統信噪比，使雷達在各種雜波背景下的目標檢測能力提高。MTD模塊用16點FFT實現，由于設計中脈沖壓縮輸出為先虛后實，故需對時域抽取的16點FFT第一級蝶形運算稍作修改，使對保存+j寄存器的操作與對保存re寄存器的操作互換，執行時間可與原16點FFT完全一致。 DSP1還需處理雜波圖，正常視頻檢測，測角等，內存消耗大，因此占用部分SDRAM空間輔助存放了8周期的脈壓結果，數據傳輸量為5388×2×8=86 208，數據量較大，因此MTD模塊的主要實現難點是數據傳輸時間問題。 MTD是對同一距離單元上的脈壓數據進行處理，因此要求在DMA傳輸的過程中實現矩陣行列轉置，8個脈沖周期的數據量已經超出了普通一維DMA傳輸方式的上限，且若在SDRAM中跳址傳輸，遭遇頻繁的跨頁尋址時會耗費更多時間。采用二維DMA傳輸方式，通過改變TCB配置使DMA傳輸在SDRAM中連續尋址，而在DSP端接收地址自動跳變，在矩陣傳輸的同時實現行列轉置。系統時鐘為50 MHz，傳輸時間為86 208／50=1．73 ms，DMA傳輸方式無需消耗內核時鐘，占用總線時間僅為1．73 ms，滿足了傳輸時間的要求。 經MTD后和路信號經副瓣匿影及門限檢測后判定有目標，則差路信號在相同距離門上按濾波器號選取對應多普勒通道的處理結果，按式(2)查找誤差曲線完成和差波束測角 式中，Y△為差路信號數據；Y∑為和路信號數據；k為一常數；ε為所求方位誤差角。回波的脈壓結果，正常視頻輸出，MTD檢測結果，目標方位角誤差角均按距離波門順序由FPGA返還至伺服系統，控制相控陣天線調整波束指向對準目標。 3 結束語 本文以4片ADSP-TS201與1片FPGA為核心實現了信號處理系統。該系統對硬件結構和程序流程進行了優化設計，單板卡完成了信號處理，系統硬件結構簡單、程序易調試、整體可靠性高，對處理機的系統更新具有現實意義。 |
