假如我們把Intel 1982年生產的286處理器和目前最新款智能手機所用的處理器的顯微圖片放在一起，你會發現盡管兩者從內容上看非常相似，但后者從晶體管尺寸上看要比前 者小100倍左右。但傳統的晶體管架構發展到今日已經接近微縮的極限。在22nm及更高級制程節點上（也許未來10年內就會看到這樣的產品），二維的平面 型晶體管結構很可能會成為歷史。為了繼續能提供高速，省電的產品，晶體管技術必須發生某些變革。目前人們考慮的思路主要有兩大方向：一是改用三維立體型晶 體管結構，二是在平面型結構基礎上繼續改良。
(左至右)：GlobalFoundries代表Witek Maszara ; IBM代表Ghavam Shahidi ; 意法半導體代表Thomas Skotnicki和三星代表DK Sohn 最近我參加了一個由應用半導體公司在舊金山舉辦的會議，會上來自IBM,GlobalFoundries,三星以及意法半導體等公司在內的技術專家就這兩大方向進行了探討。 眼下所用的平面型晶體管結構最大的問題就是漏電問題，漏電是造成電能浪費的主要根源所在。三維立體型晶體管則可以將管子的柵極分成多個部分（即多個柵極），這樣便可以較好地抑制漏電問題。另外，三維立體型晶體管在尺寸上一般會比二維平面晶體管更高更窄，同等面積下可以集成更多數量的晶體管。 來自GlobalFoundries的技術大腕Witek Maszara在會上表示支持第一種方向，即改用三維立體型晶體管結構。他認為三維立體型晶體管的功耗密度最低，這樣用作移動設備時的續航時間會更長，性能方面也可以滿足需求。IBM公司研發部門的Ghavam Shahidi也表示同意Maszara的意見，不過他認為三維立體型晶體管量產的難度太大，而且最終尺寸進一步微縮時仍然會受到漏電問題的影響，因此這種方案的長期可用性較為有限。 意法半導體公司高級設備部門的經理Thomas Skotnicki則進一步指出，三維立體型晶體管將不會是低功耗應用的首選方案，其理由是三維立體型晶體管中無法順利使用體偏置（body bias）技術（即在管子關閉狀態時向基體施加反偏電壓，以減小漏電的設計），而體偏置技術本可用于降低晶體管關閉狀態下的漏電流近一半的數額。 相比之下，IBM公司的Shahidi和意法半導體公司的Skotnicki則更看好增強型的平面型晶體管技術，這種技術既可克服目前的尺寸微縮瓶頸，又可以將現有的管子結構基本保持不變。這種技術的方案是將一層厚度極薄的硅晶體層覆蓋在絕緣體上（硅層的厚度要比普通 SOI要小得多），使晶體管具備全耗盡型溝道即FD-SOI（現有的商業化SOI產品則均為部分耗盡型即PD-SOI，即絕緣層上硅中的溝道區域僅占整個硅層的一小部分），這樣便可極大減小漏電流，并顯著提升管子的開關速度。 而三星公司研發部門的副總裁Dong Kyun Sohn則表示三星目前還在評估者兩種方向各自的可行性，不過他表示最終獲選的方案必須在設計便利性，成本，性能和尺寸微縮能力方面達到綜合最優值。 高通公司負責管理公司半導體技術的副總裁Geoffrey Yeap則從不同的視點審視了這個問題。他認為對智能手機這類產品而言，只有綜合權衡處理器，modem芯片以及軟件等多方面會相互制約的因素的共同作用，才能設計出吸引用戶的手機產品。因此對高通這樣的純設計公司而言，最好的方案應該是“全程參與芯片的共同設計”（holistic co-design），這樣芯片設計公司的設計人員才有可能滲入手機芯片設計的方方面面，并確保自己的產品在性能和芯片尺寸方面達到最佳水平。 開發新的晶體管架構技術需要耗費大量的成本，這也是導致多數芯片公司寧可選擇改進型晶體管結構，也不愿意采用變化較大的新設計方案的主要原因之一。高級三維立體型晶體管技術最終進行量產前，需要在技術開發方面耗費大量的開發時間和金錢。而FD-SOI技術則在結構方面與現有SOI晶體管非常相似，而且只需要采用現有的工藝技術便可以制造完成。當然FD-SOI方案也不是一點難度也沒有，這種方案的難點主要在于如何保證絕緣層上硅層厚度的一致性，而FD- SOI結構要在300mm晶圓上控制好原子級厚度的絕緣層上硅層厚度的均一性難度較大。不過半導體業界總會想出辦法來改進這個問題。 而與會的聽眾則大多數均表態支持FD-SOI技術，只有少數人投了三維立體型晶體管的票。有趣的是，有相當部分的聽眾認為傳統的二維平面型晶體管仍可通過采用3D封裝技術以及優化設計等手段來達到繼續微縮尺寸的目的。 那么，10年之后晶體管技術的發展方向又在何方呢?這方面專家們更多談論的主題在碳納米管技術，納米線技術和量子點技術等。顯然，在苦苦追逐摩爾定律的過程中，我們會慢慢開始朝新的方向行進--至少從理論上講是這樣。 注：本文摘自應用半導體公司的官方博客 CNBeta編譯 |
