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在無線市場上，EDGE協議已迅速為業者所接受，EDGE手機設計中支持多時隙傳輸、多種調制解調器/語音編譯碼器是基帶處理面臨的最大挑戰。如何以高性能價格比方式實現EDGE的基帶部分并占據最小的PCB面積最小？目前有幾種實現方法，本文將對這些方法的技術優缺點和風險進行評估，中國手機設計工程師和手機芯片設計工程師應予以關注。 EDGE通常稱為2.5G的規范，并且被人們看作向3G系統過渡的標準，諸如寬帶碼分多址(W-CDMA)。通過實現EDGE協議，目前北美的時分多址(TDMA)移動通信系統和全球通(GSM)系統的開發者可以設計具有384Kbps數據率的手機。這使得一個小小的手機同時滿足話音通信、因特網接入以及多媒體內容的要求成為可能。開發EDGE基帶手機的工程師們將會面對一系列設計上的挑戰。具體來說，在開發EDGE無線手機的基帶部分時，工程師要遇到很多難點和新的設計方法問題。 目前的解決方案 為了詳細地評估EDGE無線手機設計的基帶結構，首先研究一下當前TDMA手機設計采用的基帶結構至關重要。圖1中標明的TDMA基帶部分可以分成七大塊。第一塊包括射頻(RF)到基帶的接口。從基站到移動臺間的下行傳輸鏈路中，RF信號以最小奈奎斯特速率進行數字化。在上行鏈路中，處理過程則相反，來自數字信號處理器(DSP)的數字化取樣信號被轉化為模擬信號。 第二塊包括配備ROM、RAM的DSP芯片，以及協處理器。在這些組件中，DSP是基帶模塊的核心，它執行多種與協議物理層對應的計算強度要求高的功能 為突出該DSP的重要性，在處理一個對MIPS要求高的數字信道(DTC)時，應該對該組件的主要任務進行檢測。在TDMA設計中，處理一個DTC接收時隙過程中，DSP首先進行“粗同步”，以尋找該時隙中的SYNC字。這樣做是為了建立粗略的時間基準、頻率誤差和自動增益控制(AGC)的設置。接著處理器執行“精確同步”，建立均衡器的定時標志和初始信道系數。如果該信道傳輸有很大延遲，則采用一個微分檢波器或均衡器對P/4微積分相移鍵控(DQPSK)信號進行解調。 該DSP接著將進行數字確認色標編碼(DVCC)以及低速訪問控制信道(SACCH)的序列解碼。DVCC是一個確認收到正確的基站信號的參數。SACCH是在同一個時隙內作為話音信號或快速訪問控制信道(FACCH)發送的低速控制信息。然后，進行話音/FACCH分離和解碼。這些功能與傳輸端完成的交織和信道編碼相對應，表現為時間分散性和誤碼率(BER)。 DSP還進行語音解碼、回波對消、語音編碼、SACCH信道編碼/交織、語音/FACCH編碼和交織，以及脈沖群格式化(burst formatting)。在脈沖群格式化階段，數據位和其它數據塊，如SYNC、SACCH和CDVCC將被格式化以便占據324位IS-136時隙中的正確位置。 在TDMA設計中，如果工程師們用一個協處理器進行一部分信道解碼，他們可以把所需的5MIPS減少到大約2MIPS。此外，要注意一些較小運算項也需要消耗額外的MIPS，因此一個第二代IS-136 DSP需要大約37MIPS的處理能力。 在基帶設計中，DSP由一個微處理器輔助工作，它被用來優化決策導向碼(decision-directed code)并且感知、控制外部事件。此嵌入式處理器提供DSP的接口層、Layer2和Layer3協議，以及用戶接口軟件。IS-136需要的處理能力要求微處理器工作在10MHz左右。 其它各模塊簡介 音頻接口是傳統TDMA基帶結構的另一模塊。這個接口包括8kHz語音編碼、濾波器和放大器。音頻接口之后是功率管理模塊，它支持的主要功能有電池充電及監控、全部基帶電路和RF的電壓調節器、開機控制、LED驅動器以及振蕩器。 TDMA蜂窩電話基帶部分的最后模塊專用于存儲。首先是快閃存儲模塊，存儲所有微處理器編碼。典型的IS-136手機需要16Mb快閃存儲空間，這取決于所支持的應用軟件。然后是靜態存儲器(SRAM)模塊，用作緩存、寄存器和中間存儲器。該存儲模塊在TDMA手機設計中占2Mb空間。 目前基帶的集成功能大部分由三個集成芯片和若干分立元件實現。最主要的集成芯片實現方式有兩種：一種是所有模擬功能集中在一個芯片上，DSP和微處理器集成在另一個芯片上，存儲器件則在最后的集成芯片上(圖2)；另一種是射頻RF接口、音頻接口、DSP和微處理器都在一個芯片上，存儲模塊在第二塊芯片上，電源管理功能在最后一塊芯片上實現(圖3)。 這兩種實現方式各有其優點和缺點。在第一種設計中，其主要的優點是將模擬功能組合到一個單一芯片上，通過將所有的模擬功能捆綁在一起，容易應用先進的技術工藝。其缺點是要求DSP放在一個單獨的芯片上，因此，設計者需解決RF接口和DSP之間以及音頻接口和DSP之間的聯接線。這將占據PCB的布線空間、增加額外噪聲并在驅動這些線上的電容時產生功率損耗。 在第一種實現中,功率管理功能也是一個問題，其功率管理功能是和附加電路結合在同一個IC上的。這會引起封裝設計中的散熱處理問題。最后一點，工作在IS-136子幀速率下的固定電壓調節器會在音頻電路中引起噪聲。 第二種設計同樣也有長處和短處。好的方面，就是它能很好地將RF接口、DSP和音頻接口的連接做在同一芯片上。通過單一芯片上的這種功能組合，設計人員可以改善PCB的布線空間以及這些模塊間的信息傳遞。差的方面，就是模擬電路和數字電路合在同一芯片上。因此，實現該功能的芯片會存在布局和隔離問題。而且，由于模擬電壓的變化落后于數字電壓，這種拓撲結構不利于工程師采用先進的數字工藝。 按EDGE規范要求設計 回顧了當前的蜂窩電話設計之后，我們就可對從當前的TDMA設計向EDGE設計轉化的幾種方法進行評估。我們不是直接談具體的設計細節，而是首先根據設計方法學進行思考，然后過渡到算法、硬件和軟件方面，從而確保最優的解決方案。 為提高數據速率，EDGE協議采用8PSK和多時隙傳輸技術。另外，為了得到移動電話全球漫游時所需的載波，EDGE手機必須支持850MHz的AMPS、工作于850和1900MHz頻段的IS-136以及在900、1800、1900MHz頻段工作的GSM和EDGE。無線手機基帶部分必須支持FM、DQPSK和GMSK調制解調器以及IS-136、GSM和半速率語音編碼器。 對設計者而言，支持多時隙傳輸和多種調制解調器/語音編譯碼器是一個棘手的問題。多時隙傳輸導致處理量增大。事實上，早期的評估認為，EDGE電話將需要今天的2GIS-136產品2到5倍的處理能力，具體是多少取決于特定的運算等級。隨著調制解調器和語音編碼器數量的增加，設計者面臨的挑戰是如何以高性能價格比方式實現EDGE的基帶部分，而且占據的PCB要最小。 盡管這些設計很困難，工程師們仍在努力探索以開發EDGE移動手機。在這些產品開發的過程中，大概有三種EDGE設計開發方法。每種方法都從系統設計和潛在風險兩個方面進行探究。 方法之一 在方法一中，為保持可復用的優勢，工程師們依然沿用開發目前TDMA手機的方法。采用這種方法，可以使用同樣的硬件和軟件平臺。唯一的不同是要加強這些平臺以滿足EDGE的需要。 EDGE及其應用將會影響圖1所示的大部分模塊，但是這里的討論只限于一些比較重要的模塊，我們從DSP MIPS的需求談起。 如前所述，EDGE設計必須支持多時隙容量來傳輸數據。因為最初的EDGE手機大約不會支持全雙工的傳輸，需要考慮高達12級的操作處理，這意味著總共需要5個時隙(4個接收時隙和1個發送時隙)。 為計算系統接收模式工作所需的MIPS數量，工程師們必須增加為同步、均衡和信道解碼所需的DSP MIPS。當這些功能組合在一起時，接收模式下EDGE基帶結構將需要15個DSP MIPS。 然而，這個計算并未考慮到用于8PSK的均衡器，否則由于其高速數據率情況會更復雜。同樣，將會有八種不同的信道編碼模式，它們可以根據信道質量進行切換。其結果是，一個時隙的DSP MIPS總數接近20MIPS，因而全部四個時隙需要80MIPS。 在發送端，所需的DSP MIPS量可以通過加上完成信道編碼和脈沖群格式化所需的MIPS計算出來，總量為1MIPS。 當發送和接收MIPS的需求合并時，12級操作的MIPS總量為81MIPS(80MIPS用于接收，1MIPS用于發送)。加上額外的用于控制編碼的MIPS開銷，設計者或許需要將近100MIPS。如果設計者選擇一個較低MIPS的DSP，他們將需要占用一部分處理能力，比如讓一個協處理器完成Viterbi解碼和均衡器的Viterbi部分的運算工作。 額外需要 除了增加DSP的MIPS需求，方法一還需要擴大存儲空間并提高微處理器的處理能力。這個問題我們從ROM和RAM的需求談起。 在存儲器方面，一個IS 136調制解調器/語音編碼器合并需要20kw(kwords)的ROM空間。數字控制信道、AMP以及表格和系數還需要另外20kw。然而，在EDGE設計中，設計者必須再增加兩個調制解調器：GMSK和EDGE調制解調器以及語音編碼器(AMR)。因為8PSK調制解調器和AMR語音編碼器都非常復雜，設計者應期望EDGE基帶設計總體上需要60到80kw的ROM空間。因此，方法一描述的EDGE基帶所需的總DSP ROM數為100到120kw。至于RAM的大小，設計者需要為EDGE系統的附加功能提供大約7kw的附加RAM。因此，總的DSP RAM需求量大約為14kw。 由于2.5G速率增大了數據處理量，控制軟件需要在所有不同的標準和操作模式下進行切換，工程師需要運用比IS-136速度快3到4倍的微處理器。因此，微處理器必須工作于30到40MHz。他們還需要另一個13MHz或其整數倍的系統時鐘以支持GSM手機的工作。 也必須增加快閃和靜態存儲器以便支持方法一。快閃存儲器必須從32Mb擴大到64Mb以支持語音和數據存儲功能。另一方面，靜態存儲器要從4Mb增加到8Mb。兩種存儲器必須支持脈沖群模式和頁面模式，以保證與30到40MHz的微處理器時鐘同步。 方法之二 當設計者從方法一前進到方法二時，必須上升一個思維高度，重新考慮算法、硬件和軟件的劃分。在這種方式下，設計者必須依靠高級虛擬設計來考慮問題。他們必須使用能夠通盤考慮系統需求并給出最優劃分的建模工具。這些工具將完成RF、基帶和呼叫處理仿真，并且要提出EDGE系統的行為模型。這樣，設計者就可以得到軟、硬件的最好結合。硬件可以和ASIC、DSP以及LPGA(激光可編程門陣列)結合為一體，從而在芯片大小、運行速度和靈活性方面實現最好的整體解決方案。ASIC和LPGA用于高速數據率任務，而DSP則完成低速率的、需要許多決策點的算法任務。 方法二為設計者帶來一些好處。它使設計者能夠建立定制的硬件以用于運行許多并行的任務，其性能優于DSP。典型情況下，DSP用大負荷的總線與存儲器和算術邏輯單元通信，該方法將消耗基帶結構中的大量處理能力。而采用方法二，設計者可以擁有一個定制的數據路徑處理器，允許數據以最小的負荷從一個并行操作轉到另一個并行操作，而且沒有指令提取的開銷。 將來，建模工具可能會升級到可以滿足系統要求，能夠方便地給出硬件和軟件的劃分及其實現、PCB布局與布線、機械封裝和電話形狀因子，甚至可開列材料成本單。遺憾的是，擁有這樣功能的建模工具還要等上幾年的時間。 方法之三 要想采用方法三，工程師需要根據全新的方法和結構進行思考。方法二解決了尋找最佳軟、硬件結合的問題。方法三除了這種優化之外，工程師們必須努力尋找解決任何系統都存在的基本問題，即硬件執行速度快但不靈活，軟件運行靈活但性能要打折扣。 該領域的研究目標就是讓硬件和軟件一樣靈活，在運行時能以納秒級的速度進行變換。另外，硬件將隨時被優化以適應其上運行的特定軟件，減少功率損耗、PCB空間，并建立一個適應多種應用的平臺。這是一項全新的技術，我們可以為它起個名，比如可重構邏輯(RL)和自適應邏輯。 方法三由大量的帶有可編程連接和分布式存儲器的可編程邏輯模塊組成，再加上一個運行RTOS的微處理器，它可在特定的時刻給出特定的硬件結構。其結構可以在微觀或宏觀上進行調整。微觀調整包括產生連續不同的硬件，使其無論為均衡、信道解碼，還是在接收時隙特定時刻的語音解碼都要優化。宏觀調整則意味著硬件可被手機經銷商或是運營商重新組裝，把IS-136電話改成GSM電話甚至EDGE電話，或改裝后以最時尚的方式運行不同的應用軟件。 風險評估和結論 隨著工程師開始采用新方法進行EDGE設計，評估其相關的設計風險非常重要。只有這樣，他們才能為其應用選擇最好的設計方法。 方法一的風險最小。因為硬件和平臺沒有改變，工程師知道他們所面臨的挑戰和設計問題。另外，這種方法產生的基帶結構對大批量生產工藝是成熟和友好的。 當設計者從方法一轉到方法二，風險開始增大。在方法二中，基本平臺有所改變，迫使設計者研究和實現新的設計方法，并且會遇到可能的制造問題。另外，方法二采用的建模工具還遠未達到成熟或完美。到目前為止，工程師采用方法三將面臨最大的風險。DSP和ASIC界花了將近20年的時間才發展到今天的成熟水平。而且，有大量的固件和軟件公司支持業界主導的DSP商。RL市場是一個新興工業，它擁有年輕的從業人員和新技術。因此在轉到方法三以前，工程師們必須考慮該技術的成熟性和穩定性，以及開發這些技術公司的生產能力。 |
