在過去幾年里,由于數據輸入/輸出的要求不斷提高,使用戶對數據總線帶寬提出更高的要求,由此產生了很多基于高速序列構架的傳輸標準。包括PCI Ex-press,HyperTransport,InfiniBand,RapidIO和Star-Fabric等。 2002年第2季度PCISIG組織發布了PCI Express1.0規范,定位于設計成一種系統互連接口。該組織又于2005年第3季度發布PCI Express規范在工業控制領域的規范PICMG EXP.0 CompactPCI Express Specification R1.0,被稱之為CompactPCI Express(在下文中簡稱為CPCIe)規范。 CPCIe系統可以兼容CPCI模塊,具體的實現方法是在系統中加入CPCIe到CPCI的橋接模塊,該模塊被稱為混合橋接模塊。 進行混合橋接電路的設計主要實現以下內容: (1)PCI部分接口的設計實現; (2)PCIe總線接口設計實現。 1 設計原理 如圖1所示,該模塊由XSJ4連接提供3.3 V電源,在板上使用DC-DC電壓轉換模塊,將3.3 V電壓轉換為1.5 V電壓,提供給PEX8111使用。PEX8111的上行端口(Upstream)為x1的PCI Express接口,下行接口(Downstream)為32位/33 MHz的PCI總線,該PCI接口可以實現PCI總線的Host功能。 2 實現方法 2.1 主要原器件選擇 在該設計中采用成熟技術,選用常用、可靠的控制芯片,結合一些常用的外圍電路和專用電路實現全部的功能,即選擇PEX8111作為接口芯片,利用功能芯片實現硬件邏輯。 PEX8111是PLX公司推出的專門用于PCI Ex-press和PCI總線之間橋接的芯片,它包含1個x1的PCI Express端口和1路32位PCI接口。它的外圍電路少,設計簡單。 2.2 PCI Express硬件接口實現 每個PCI Express的端口包括兩部分信號,端口控制信號和通信信號。端口控制信號包括熱插拔控制信號、時鐘使能信號、電源使能信號等。通信信號主要由lane 信道組成,每個lane信道包含收發差分信號對各一個,每個PCI Express的端口包含的lane信道數是可以伸縮配置的,也就是說包含lane信道的數目是可變的,在該模塊中單個端口包含1個lane信道。在 lane信道上傳輸的是高速差分信號,在每個信號差分對上信號的最高的傳輸速率可以達到2.5 Gb/s。在兩個設備之間互連的lane信道需要加入電容隔離直流信號,考慮到傳輸信號的頻率,電容的封裝尺寸一般為0402,小的尺寸可以降低電容的串聯等效電感,提高電容在高頻信號區域的使用性能。 2.3 時鐘設計 發送器以2.5 Gb/s的速率定時輸出數據。實現該速率的時鐘必須精確在中心頻率±300 ppm內,它最大允許每1 666個時鐘偏離1個時鐘。設備獲取時鐘輸入的方式有兩種:采用本板時鐘和使用外部輸入時鐘,該設計使用外部時鐘。如果使用擴展頻譜定時(Spread Spectrum Clocking,SSC)功能,一般都要求鏈路上的發送器和接收器必須使用同一參考時鐘,SSC是一種用于緩慢調制時鐘頻率的技術,以便降低時鐘中心頻率處的EMI輻射噪音。有了SSC,輻射的能量就不會產生2.5 GHz的噪音尖峰信號,因為輻射能量被分散到2.5 GHz周圍小的頻率范圍。 本模塊需要為外接的PCI設備提供時鐘信號,如圖2所示。33 MHz晶體作為時鐘源,通過零延時緩沖器CY2305輸出5路時鐘,并分別作為PEX8111和4個外接PCI設備的時鐘源。零延時緩沖器是一種可以將一個時鐘信號扇出多個時鐘信號,并使這些輸出之間有零延時和很低偏斜的器件,所以可以認為4個外接PCI設備工作在同一時鐘下。 2.4 PCI接口設計 該PCI接口實現的功能為PCI的HOST功能,包含總線信號和仲裁信號。在進行該模塊設計時需要注意連接器J1的信號定義與標準的J1接口有一些差別。因為如果將PCI總線信號完整的引出需要兩個連接器J1,J2配合使用,但是因為高速連接器XSJ3處于原本J2的位置上,因此在缺少部分信號針的情況下無法實現完整PCI host功能,采取使用了特殊的CPCIJ1連接器的方法解決這個問題,這種連接器比普通J1連接器多出15個信號引腳,可以使用這些多余的引腳引出 REQn,ACKn信號。 2.5 電源設計 PEX8111芯片需要用到3種電源。其中PCI總線信號為5 V,I/O供電電壓為3.3 V,串行收發器的電源電壓為1.5 V,所以本模塊需要提供5 V,3.3 V和1.5 V三種電壓源。 5 V, 3.3 V電壓由系統提供,1.5 V由3.3 V電壓轉換獲得,選取國家半導體公司的LP2992作為3.3~1.5 V電壓轉換模塊。該模塊具有90%以上的轉換效率、簡單的外圍電路、更小的封裝、2.5%以下的紋波電壓等特點。 2.6 復位設計 復位輸入有三個,來自PCIe端的復位,來自PEX8111復位輸出,手動復位信號,保證在主機側出現冷復位和要求本板單獨復位的情況下,可以將復位信號向下傳遞,如圖3所示。 3 高速電路設計 基于CPCIe總線的電路屬于高速電路,在電路設計之初就采用仿真工具進行驗證,并根據仿真結果不斷調整自己的設計。 對所設計的電路進行仿真是該設計的關鍵點。PEX8111芯片信號的種類和數目都比較少,在芯片外圍沒有復雜的邏輯設計,在電路設計上對時鐘和電源的要求也比較簡單,但是對傳輸在PCB上高速差分信號的質量有很高的要求,這個要求也是當前所有高速設計面臨的共性問題。由于高速PCB設計需要考慮的因素很多,比如介質、平面分割、信號的等長等,傳統的設計準則已經不再準確,所以需要依靠仿真工具來提供設計依據。在該設計中采用的仿真工具是Mentor公司 Hyperlynx GHz,Hspice仿真模型,由器件的生產廠家提供。 仿真的過程主要包括前仿真和后仿真,以下敘述兩種仿真的具體內容。 3.1 阻抗控制 PCI Express規范要求走線阻抗為100 Ω,差分阻抗、單端阻抗為50 Ω。阻抗主要由線寬、線間距、銅皮厚度、介質層厚度、介質材料等決定。特征阻抗的計算界面如圖4所示,經計算特征阻抗為94.5 Ω,滿足要求。 PCI信號的特征阻抗為75 Ω,為了同時滿足PCIe和PCI的阻抗要求,可以采用兩種手段,首先可以將兩種信號線的寬度設置為不同寬度;其次是將兩種信號放置在不同信號平面上。兩種方法各有優劣,前者由于制作工藝限制線寬有下限,所以需要將PCIe信號線寬設置得比較寬,不利于走線。后者需要增加信號層,直接增加成本。采取什么方法需要綜合考慮。 3.2 后仿真的實現 后仿真主要是在PCB繪制完成后,在前仿真的基礎上將PCB相關的數據導入后再進行的仿真。由于PCI部分的信號電路設計已經非常成熟,有大量的經驗法則可以借用,并且信號的速度比較慢,因此不對這部分信號進行仿真,只對PCIe差分信號對進行仿真。圖5給出導入PCB參數后,接收端眼圖的仿真結果。可見,所有時間點上的信號電壓均在接收器可以識別的范圍之內。 4 結 語 隨著技術的發展。基于CPCIe總線接口的模塊會被越來越多的使用,但是從成本考慮,CPCI接口的模塊不會被立即完全的替換,CPCIe模塊和CPCI模塊在機箱中共存的情況將長期存在,混合橋接模塊是將兩者聯系起來的紐帶,它將作為一個重要的插件模塊在工業控制計算機系統中廣泛應用。 |