VHDL 語法出錯，請大幫看一下

Armoric

Process (RST)
Begin
if RST = '0' then RSTY <= '1';  --2010/11/29
ELSIf RST'event and RST='1' then RSTY<= CFRESET;
end if;
end process;

以上這段代碼在綜合時提示：unsupported Clock statement.
錯語定位在 IF RST='0' then RSTY <='1';

zpf03

沒有這樣的電路，改成下面的就沒事了：
Process (RST)
Begin
if RST = '0' then
      RSTY <= '1';  --2010/11/29
else
       RSTY<= CFRESET;
end if;
end process;
不就是要在rst信號的上升沿讓RSTY輸出CFRESET嗎。你原先的語句根本就沒有那樣的電路。

Armoric

謝謝！
我現在也是這么改的，目前沒發現有什么異常。對VHDL不熟，現在是在修改前人做的一個項目，痛苦死我了。看習慣Verilog了。

bashao

Process (RST)
Begin
if（ RST'event and  RST = '0'） then RSTY <= '1';  --2010/11/29
ELSIf RST'event and RST='1' then RSTY<= CFRESET;
end if;
end process;
我這是  上升沿有效或者下降沿有效

看能否行

Armoric

回復4樓bashao：

試了，你這種方法按嚴格的綜合是不過的提示：line 372: Signal RSTY cannot be synthesized, bad synchronous description.

可能老的版本ISE是可以的，新的就不行了。我的項目也是以前用的5.X的版本寫的，現在我用的9.1i，所以就出來了這個錯誤和一大堆警告，警告的類型都是提示Process中用到的信號沒有包含在敏感信號中。

baiyefengqi

看硬件電路，有的可以雙邊沿觸發。