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SiN廣泛地用于半導體技術中，使SiN成為重要電介質的主要特性是其漏電流低且擊穿電壓高。超大規模集成（ULSI）技術推進時，特征尺寸減少而芯片尺寸加大。互連線的阻容延遲在決定集成電路性能方面的作用越來越重要。Cu正在替代Al用于制造技術中的互連金屬，主要是因為其體電阻率較低，應力和電子遷移性能優越。 雙大馬士革工藝中由具有嵌入銅線的低-k薄膜組成的多層互連結構已被確認為是下一代技術。但是，Cu雙大馬士革結構的一個重要問題是Cu和層間介質（ILD）界面的穩定性。有報道說Cu會在Si襯底和SiO2中迅速擴散。Si內的Cu雜質能在Si禁帶帶隙中產生一些深能級能態，它們會起再生-復合中心的作用，引起使器件性能變壞的漏電流。此外，層間介質內存在的移動銅離子會引起場閾值電壓的改變，導致絕緣失效。因此，在Cu金屬化系統中需要擴散阻擋層，以防止Cu擴散進入Si襯底和層間介質。等離子增強化學氣相淀積（PECVD）薄SiN是擴散阻擋層的優秀候選者。 另一個問題是，Cu暴露在常用的低溫（＜200℃）加工環境時很容易氧化，這會使器件的性能和可靠性變差。SiN淀積前采用等離子預處理是減少Cu表面形成氧化銅的好方法。 本文研究了改善擴散阻擋層性質的SiN薄膜和Cu-SiN界面的體薄膜特性。發現NH3預處理對于減少銅表面的污染是最適宜的，得到了最好的電學性能。還依據Si-H鍵合結構、應力和薄膜穩定性系統地研究了SiN體薄膜性質。 實驗 圖1示出了Cu雙大馬士革薄膜堆疊。PECVD TEOS淀積在空白Si襯底上，形成Cu通孔。用PVD淀積TaN/Ta層，作為接觸勢壘。PVD Cu用來作為隨后淀積電鍍（ECP）Cu薄膜的籽晶層，然后進行化學機械拋光（CMP）去除ECP多余的Cu。接著在400℃時淀積SiN薄膜將Cu覆蓋。最后，淀積TEOS作為SiN上面的鈍化層。淀積薄膜和經后處理的薄膜折射率及厚度的測量是用熱波分光橢圓儀5340c OPTI 探針和KLA-Tencor F5。FTIR頻譜儀和 SIMS分析用來決定體薄膜和Cu/SiN界面的薄膜組分結構。FTIR室在每次測量之間用N2沖洗5分鐘，以減少二氧化碳和水氣的影響。 結果和討論 SiN體薄膜結構效應 通過優化反應氣體、功率和壓力，在PECVD系統中淀積了二種SiN薄膜：A類是低H含量膜；B類是高H含量膜。線對線擊穿電壓（VBD）測試結果表明，薄膜內H%總含量不影響VBD；但是，Si-H鍵（SiH%）是影響VBD的主要因素。圖2示出的VBD結果說明，良好的VBD性能主要是由于SiN阻擋層薄膜中Si-H鍵的數目減少。 等離子預處理作用 為了了解等離子處理對Cu/SiN界面的作用，在PECVD系統中于淀積SiN體薄膜前有和沒有預處理情況下淀積SiN薄膜。通過用SIMS測量Cu和SiN界面污染，研究等離子預處理的作用。實驗數據說明，淀積SiN體薄膜前用NH3處理可顯著減少Cu和SiN界面處的O和C含量（圖3）。增加預處理時間也可使O和C含量減少，見圖4和圖5，這表明NH3預處理是去除有機污染和減少到Cu的Cu-O的有效方法。 沉浸和預處理時間的影響 為了進一步了解NH3等離子預處理對器件電學性質的作用，作了一些實驗研究沉浸（NH3和N2）和預處理（NH3）時間對VBD性能的影響。 實驗結果顯示，沉浸和預處理總時間增加時，擊穿電壓大大提高（圖6），這可能是因為Cu/SiN界面的改善，與Cu/SiN界面上C和O含量的減少是一致的。 測試 基于上述研究結果，在65nm邏輯流水線上測試了得到的SiN阻擋層工藝。在Cu CMP和SiN擴散阻擋層淀積間的等待時間是保證65nm邏輯制造生產率的關鍵因素。執行的基線等待時間是2小時。在結構晶圓上作了不同的6組實驗（見表1）。從這些實驗得到的數據顯示，用SiN工藝可得到可靠的優良VBD性能。 由于改善了的阻擋層和預處理工藝，Cu CMP和SiN擴散阻擋層淀積間的等待時間可從2小時增至8小時，提供了較大的制造靈活性。 結論 通過優化的SiN阻擋層工藝和Cu表面等離子預處理，成功地制備了高VBD SiN擴散阻擋層薄膜。VBD性能和可靠性的極大提高可歸因于SiN體薄膜內Si-H鍵減少，以及SiN體薄膜淀積前用NH3預處理后Cu/SiN界面上C和O污染大大減少。 |
