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H.264/AVC是ITU-T和ISO聯合發布的國際視頻壓縮標準，比特壓縮率分別是MPEG-4、H.263及MPEG-2的39%、49%及64%，是一種高壓縮比的新標準。基于內容的自適應可變長編碼（CAVLC）是H.264中關鍵技術之一，應用于H.264的基本檔次和擴展檔次對亮度和色度殘差數據塊進行編解碼，編碼效率高，抗誤碼和糾錯能力強，但計算復雜度大，用軟件編碼難以滿足高清視頻實時性要求。H.264編碼過程不涉及任何浮點數運算，特別適合硬件電路實現。文獻提出的CAVLC編碼可分成掃描和編碼2部分，掃描部分對殘差數據zig-zag逆序掃描后，提取出run-level標志以及相關信息提供給編碼部分進行編碼。文獻對掃描模塊進行了優化。編碼模塊中非零系數級（level）編碼計算量最大，復雜度最高。本文充分利用FPGA高速實時特點，采用并行處理及流水線設計，通過優化CAVLC編碼結構和level編碼子模塊，提高CAVLC編碼器的性能。 1 CAVLC原理 CAVLC是一種依據4×4塊變換系數的zig-zag掃描順序進行的編碼算法。塊系數的非零系數幅值較小，主要集中在低頻段，經過zig-zag掃描后，連續零的個數較多，采用run-level游程編碼，通過編碼5個語義元素能夠實現高效無損壓縮，編碼流程如圖1所示。zig-zag掃描后，順序編碼系數標記(coeff_token)。尾1的符號（trailing_ones_sign_flag）、除尾1外非零系數的級(level)，最后一個非零系數前零的個數（total_zeros）和零的游程（run_before）。其中TC、T1、T0分別表示非零系數個數、尾1個數以及最后一個非零系數前零的個數。由于CAVLC編碼流程是串行的，軟件容易實現，但執行速度慢且效率低。 2 CAVLC編碼器硬件結構設計 2.1 并行化編碼結構 為了提高運算速度和效率，將圖1的CAVLC編碼流程并行化處理，適合FPGA實現。根據文獻提出的思路，將CAVLC編碼分成掃描和編碼2部分，見圖2。由zig-zag逆序掃描、統計、編碼、碼流整合4個模塊組成。zig-zag模塊和統計模塊構成掃描部分，編碼模塊和碼流整合模塊構成編碼部分，系統采用狀態機控制。由于trailing_ones_sign_flag、level和run_before都是從zig-zag掃描后序列的尾部開始編碼，所以本設計中zig-zag采用逆序掃描。統計模塊用計數器統計zig-zag逆序掃描輸出序列的TC、T1和T0，將尾1符號（T1_sign）、除尾1外的非零系數（coeffs）和零的游程（runbefore）存入緩存器并輸出。編碼模塊分成6個子模塊：NC生成模塊、coeff_token模塊、trailing_ones_sign_flag模塊、level模塊、total_zeros模塊以及run_before模塊。統計模塊給各編碼子模塊提供輸入數據，保證各編碼子模塊并行工作，減少了CAVLC編碼的時鐘周期，提高了編碼器執行效率。由于CAVLC編碼是變長的，使得每個編碼子模塊的輸出碼流長度不確定，各編碼子模塊的碼字寄存器寬度不同。為了保證各編碼子模塊生成的碼字能夠緊湊無縫鏈接和有效存儲，在各編碼子模塊的碼字輸出中嵌入輸出標志信號和碼長信息，當輸出標志信號為高電平時碼字與碼長有效，低電平時則無效，經碼流整合模塊整合后輸出。 2.2 level編碼的優化實現 非零系數級編碼是CAVLC編碼中復雜度最高、計算量最大、編碼延時最長的部分也是CAVLC編碼器高速、高效運行的瓶頸之一。根據H.264中CAVLC的level解碼步驟可設計出相應的編碼流程，如圖3所示。 (1)初始化suffixlength為0，如果TC＞10，并且T1＜3，則初始化為1。 (2)計算中間變量levelcode[ i]： (5)寫碼字。 非零系數級的碼字為“前綴碼字+后綴碼字”，前綴碼字為prefix個0后緊跟一個1（即前綴碼字為1，碼長為prefix+1），后綴碼字值為suffix，碼長為levelsuffixsize。 依據圖3編碼流程，level編碼所需的時鐘周期與TC和T1之差有關，不同的數據塊所需的時鐘周期不同，而編碼前需經過掃描和統計。當非零系數較多時，level編碼采用傳統的串行方式所需的時鐘周期可能比統計模塊所耗要多，導致不穩定的吞吐量。另一方面，獲得level的碼字需知道該系數的prefix、suffix以及levelsuffixsize，而levelsuffixsize的大小是自適應變化的，與上一個已編碼系數的絕對值大小有關，這給并行處理帶來了一定困難。為此，采用并行處理和兩級流水線相結合的結構并行處理2個非零系數，如圖4所示。第一級初始化suffixlength，求coeffs的絕對值及中間變量levelcode；第二級更新suffixlength，計算prefix，suffix和levelsuffixlength。模塊coeffs SIPO buffer實現串行輸入并行輸出，輸入輸出關系如圖5所示。 3 實驗驗證分析 Level編碼電路結構采用Verilog HDL語言描述，在ModelSim SE 6.0上進行仿真，使用Synplicity公司的Synplify Pro完成綜合過程。最后采用Xilinx公司VirtexⅡ系列的xc2v250 FPGA進行實現和驗證。 圖6給出了ModelSim的仿真波形，其結果與JVT校驗軟件模型JM16.2的值一致。從圖6可以看出，并行編碼TC-T1個level值比串行方式節省(TC-T1)/2個時鐘周期，當非零系數較多時，也能獲得穩定的吞吐量。表1給出了Synplify Pro綜合的硬件資源報告。系統允許的最高時鐘頻率為158.1 MHz，硬件資源消耗如表1所示。綜上所述，本設計滿足H.264實時高清視頻編碼的要求。 |
