高成本效益的實用系統方法 - 解決QFN-mr BiCMOS器件單元測試電源電流失效問題

發布時間：2017-3-2 15:59 發布者：eechina

作者：
Antonio R. Sumagpang Jr.
Francis Ann B. Llana
Ernani D. Padilla
意法半導體卡蘭巴工廠封裝制造部

摘要

本文探討一套解決芯片單元級電測試過程電源電流失效問題的方法。當采用QFN-MR(四邊扁平無引線–多排引腳封裝)的BiCMOS (雙極互補金屬氧化物半導體)芯片進入量產預備期時，電源電流失效是一個進退維谷的制造難題。

本文介紹了數種不同的失效分析方法，例如，數據分析、實驗設計(DOE)、流程圖分析、統計輔助分析和標桿分析，這些分析方法對確定問題的根源有很大的幫助，然后使用統計工程工具逐步濾除可變因素。

本項目找到了電流失效問題的根源，并采用了相應的解決措施，使電源電流失效發生率大幅降低，與主要競爭對手旗鼓相當。最終，這個項目只通過優化公司內部資源，就提高了封裝測試總體良率，而沒有增加額外制造成本。

這些改進措施還提高了產品質量，降低了客戶投訴質量問題的風險。在全部解決措施落實到位后，隨著量產成功，該項目節省制造成本38.25萬美元。

下載全文：

高成本效益的實用系統方法解決QFN-mr BiCMOS器件單元測試電源電流失效問題.pdf (2.25 MB)

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