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隨著新一代無線移動通信時代的到來，通信系統中數字中頻接收機對ADC的速度和精度的要求越來越高，而兼顧了速度和精度的流水線ADC是適應這種要求的較好選擇。 在大規模模擬電路的設計中，由于電路規模比較大，提取寄生參數時如果提取寄生電阻，那電路節點數急劇增加，后仿真速度將會很慢甚至無法收斂，所以在提取寄生參數時一般只提取寄生電容，這樣電路節點數不會增加，仿真時間也不會太長。但采用這種方式時仿真將忽略寄生電阻的影響，這與實際情況是有差別的，在版圖設計時需酌情考慮，尤其當版圖走線中有靜態電流流過的時候。 本文給出了兩次流片(tape out)的測試結果。著重分析了第一版芯片參考電壓模塊版圖設計時由于不合理的布線，導線上的寄生電阻對ADC參考電壓、靜態特性和動態特性的影響，并用MATLAB搭建流水線ADC的行為級模型來模擬驗證寄生電阻對ADC性能的影響。此外，根據對第一版芯片測試結果的分析，第二版芯片對參考電壓產生電路的版圖進行了修正然后重新流片，測試結果表明，對寄生電阻的分析是合理的，對應的修正措施也是行之有效的。 系統結構和關鍵電路模塊設計 本流水線ADC的系統結構如圖1所示，主要由時鐘電路、參考電路和ADC核心電路三部分組成。ADC核心電路用采樣保持放大器(SHA)采集模擬輸入信號，接著第1級采用3.5位/級的結構，后面7級采用1.5位/級的結構，最后1級為2位的ash ADC。 采樣保持放大器 如果不使用采樣保持放大器，ADC的輸入帶寬將受限于孔徑誤差(aperture error)，所以本設計在級電路之前放置了一個SHA。從噪聲和功耗兩方面考慮，SHA采用電荷翻轉式(flip-around)結構而不是電荷重分配式結構(charge-redistribution)。 級分辨率的優化 當第一級電路從采樣相進入到建立相的一瞬間，運放輸入端會產生一個階躍電壓Vx，文獻指出第一級電路分辨率越高這個階躍電壓Vx越小，意味著建立時間越短，并且對運放壓擺率的要求越低。第一級電路分辨的提高可以降低對電容匹配的要求，從而可以不用校準電容失配而實現12位的ADC。此外，相比1.5比特/級的結構，3.5比特/級的結構在功耗和面積上都更有優勢。 級縮減技術 由于系統對每一級建立精度的要求逐級降低，所以運放的速度和增益也可以逐級降低，從而運放的功耗和面積也逐級降低，這就降低了ADC的總功耗和總面積。此外，電容在MDAC工作過程中動態得充放電造成一部分動態功耗，所以也可以在滿足KTC噪聲要求的前提下逐級縮減電容值來降低功耗。在減少電容的同時，其實也減小了運放的負載，從而進一步減小運放功耗。 運算放大器 高精度ADC對運放的增益要求很高，對于12位ADC的SHA來說，要求由有限直流增益造成的誤差小于1/2 LSB，即： 其中，N是ADC的分辨率，Cp是運放輸入端的寄生電容，Cs是采樣電容。假設Cp/Cs＜＜0，那A0至少要大于78dB，考慮到工藝偏差，設計時至少留6dB的裕量，也就是說A0要大于84dB。在0.18mm CMOS工藝下，本征增益本來就比較小，要實現如此大的增益采用一般的結構很難實現。我們選擇如圖2所示結構，第一級為帶增益自舉技術的共源共柵結構，主要用來實現高增益。而第二級為簡單的共源放大器，主要用來實現大輸出擺幅。 自舉開關 在CMOS電路設計中，常用開關有MOS管單管開關、傳輸門開關(CMOS互補開關)和柵壓自舉開關。由于單管開關和傳輸門開關在接通變化幅度較大的信號時會引入嚴重的非線性，而柵壓自舉開關的線性度很好，所以采樣保持放大器、第一級電路和第二級電路中的采樣開關均采用柵壓自舉開關以提高ADC的線性度，而后面各級由于要求逐級降低采樣開關用簡單的CMOS互補開關即可。第一版芯片測試結果及分析 在輸入信號頻率為2.41MHz，幅度接近2Vp-p時，采樣率從15.5MHz增加到100MHz，ADC的SNDR和SFDR分別大于57.9dB和68.9dB。另外測得該芯片的DNL為-1.0/+0.2LSB，INL為-5.0/+5.0LSB。 如圖3中(a)和(c)是在30MHz采樣率、2.41MHz輸入信號下測得的INL和FFT曲線。INL為-5.0/+5.0LSB，SFDR為68.9dB，SNDR為58.4dB。無論是動態性能還是靜態性能，對于一個12bit的ADC來說這個結果顯然不能令人滿意。通過觀察靜態特性曲線，可以發現曲線很有規律，每隔256個碼就會出現一個拐點，這是因為每隔256點就出現失碼現象，共有14處失碼，與ADC第一級3.5bit傳輸曲線的折線位置重合，故推斷可能是第一級電路出了問題。 通過對版圖的仔細分析，發現版圖中存在一個嚴重的問題。如圖4所示的參考電壓產生電路，Vrp和Vrn的緩沖電路(buer)采用的是開漏結構的兩級運放，在Vrp和Vrn的緩沖器之間串聯了一組電阻用來產生第1級電路中3.5位flash ADC所需的14個比較電平。如果不考慮寄生電阻，節點1和2是重合的，第一級的參考電壓VRP’和其它各級的參考電壓VRP相等，VRN和VRN’也是如此。但是由于導線都會有電阻，所以實際情況是節點1和2之間，3和4之間有寄生電阻Rp，而Vrp和Vrn的驅動電路均是開漏結構，在節點1到節點4之間存在靜態電流Idrop，這個電流流過Rp就造成了節點1和2之間的壓差： 節點3和4之間的情況與之一樣。經過估算Rp的值大約為8.5Ω，而Idrop約為0.76mA，所以V為6.5mV。在畫版圖時，沒有考慮寄生電阻的影響，給第1級級電路DAC用的參考電壓直接就近從節點2和3引出，因此造成了第1級的參考電壓VRP’和VRN’與后面各級的參考電壓VRP和VRN存在V的差值，因此，第一級電路的參考電壓為： 后面各級電路的參考電壓為： 由于第1級電路的參考電壓比其它各級都小，ADC出現失碼現象。為了進一步分析第1級參考電壓偏小會對ADC靜態特性和動態特性產生多大的影響，我們用Matlab來行為級建模仿真，并與30MHz采樣率下的INL、SFDR和SNDR做對比。 建模主要基于如下兩個前提： (1)第1級的參考電壓為：Vref’=0.987V 其它各級的參考電壓為：Vref=1V (2)不考慮噪聲、失配、運放有限增益和有限帶寬等非理想因素。 如圖3中的(b)和(d)所示為ADC行為級仿真結果。行為級仿真的INL為-4.2/+4.4 LSB，SFDR為65dB，SNDR為59.2dB。由圖可知仿真結果很好得再現了實際測試結果，第1級參考電壓偏小不僅加重了ADC的奇次諧波失真，也造成了很大的偶次失真。綜合來說，第1級參考電壓的偏小會對ADC靜態特性和動態特性造成很大的影響，通過模擬仿真較好地解釋了實測時ADC靜態特性和動態特性很差的原因。 第二版芯片所做改進及測試結果 第二版芯片對第一版芯片參考電壓電路的版圖進行了修正，如圖5所示，本來第1級DAC的參考電壓是從節點2和3引入的，現在改成從第2級的參考電壓上接入，即從節點1和4上接入，這樣ADC各級電路DAC的參考電壓均相等。 如圖6所示，在15.5MHz輸入信號頻率和20MHz采樣率下測得DNL和INL分別為-0.22/+0.21LSB和-0.62/+0.46LSB. 圖7是在15.5MHz輸入，100MHz采樣率的情況下測得的32768點FFT頻譜圖，由圖可知，SFDR達到了79.8dBc，SNDR為65.1dB，有效位數ENOB為10.5bit。 圖8給出了SFDR和SNDR隨采樣率變化的值，在2.41MHz輸入信號時，SFDR在100MHz采樣率范圍內均保持在86dBc以上，而ENOB均大于10.9bit;對于15.5MHz的輸入信號，SFDR保持在78dBc以上，而ENOB從50MHz采樣率時的10.8bit降到了100MHz采樣率時的10.5bit。 圖9是該芯片的顯微照片，表1列出了第二版芯片的關鍵指標。對比版圖修正前后兩版芯片的測試結果，我們可以發現修正后ADC的INL從原來的-5.0/+4.8LSB降低為-0.62/+0.46LSB，在2.41MHz輸入，100MHz采樣率下SNDR和SFDR分別從原來的57.9dB和68.9dBc提高到67.5dB和87.2dBc。所以說，本文對寄生電阻的分析是合理的，對應的修正措施也是行之有效的。 結語 本文給出了兩次流片的測試結果，著重分析了第一版芯片性能不太理想的原因，指出問題出在版圖設計中的寄生電阻效應，并用MATLAB行為級建模驗證了這種效應對ADC性能的影響。根據分析結果，第二版芯片版圖相應地作了修正并再次流片，測試結果表明本文對寄生電阻的分析是合理的，對應的修正措施也是行之有效的。修正后ADC的INL從原來的-5.0/+4.8 LSB降低為-0.62/+0.46 LSB;在2.41MHz輸入，100MHz采樣率下SNDR和SFDR分別從原來的57.9dB和68.9dBc提高到67.5dB和87.2dBc。該ADC是在0.18mm CMOS工藝下加工的，總面積為3.51mm2，電源電壓為1.8V，功耗僅112mW。 |
