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1 引言 分頻器是鎖相環電路中的基本單元．是鎖相環中工作在最高頻率的單元電路。傳統分頻器常用先進的高速工藝技術實現。如雙極、GaAs、SiGe工藝等。隨著CMOS器件的尺寸越來越小，可用深亞微米的CMOS工藝制造高速分頻器。由于CMOS器件的價格低廉，因而高速CMOS分頻器有著廣闊的市場前景。筆者給出1種利用O.6μvmCMOS工藝制造的2.4GHz動態前置雙模分頻器，該分頻器的最高輸入頻率可以達到3GHz。 2 分頻電路的結構 鎖相環及前置分頻器的結構如圖1所示。VCO的輸出直接與分頻器第1級%26;#247;2電路相連，這是整個分頻器中頻率最高的部分，也是最難設計的部分。接著信號進入%26;#247;4／5雙模前置分頻器，該部分電路的頻率仍然較高，模數的選擇由靜態的吞除計數器控制。%26;#247;4／5電路的原理如圖2所示，當MC=1時，分頻器模為4，反之為5。 3 單元電路的設計 3.1 第1級2電路 3.1.1 3種典型的分頻電路 在鎖相環中．分頻器第1級頻率最高．近幾年國外普遍采用的高速CMOS分頻電路主要有3種。第1種是靜態SCL電路(見圖3)，是由ECL電路結構演變的，相比傳統的靜態分頻器，由于電路的擺幅較小，因而電路的工作速度快；第2種是動態TSPC電路，采用單相時鐘(TSPC)電路技術，使構成分頻電路的元件數目減少，從而提高電路的工作速度，同時這種電路功耗極低，經典結構圖如圖4(a)所示的9管DFF。J.Navarro在TSPC技術的基礎上于1997年提出了E-TSPC技術；第3種是注鎖式(injected-locked)電路，由于要使用電感器，因而它的體積過大且工藝難度高，很少被廣泛使用。 典型的SCL2分頻器包括尾電流源和源負載在內需要20個晶體管(見圖3)，晶體無法做到小尺寸，所以輸入電容很大甚至超過管本身的輸入電容，導致要在VCO與SCL分頻電路加緩沖；另外，前2級分頻器工作在很高的頻率，會耗散總功率的一半。因而對SCL分頻器而言鎖相環總功耗很高。單相時鐘(TSPC)電路除具有很高的頻率外，晶體管的數量少且尺寸小，所以功耗極低，因而經常在前置分頻器中采用。TSPC分頻器的不足是噪聲性能不佳，因為是動態的單端結構，所以受噪聲的影響比差分的SCL電路容易。具體采用哪種電路結構應視情況而定。在O.6um工藝參數的條件下，SCL%26;#247;2分頻電路的最高工作頻率僅為910MHz，功耗為12mW；筆者采用0.6um工藝設計的TSPC%26;#247;2分頻電路在電源電壓為5V時的頻率最高可達3GHz，功耗僅有2mW。 3.1.2 具體電路 設計的第1級2分頻器的結構如圖4(b)所示。它是傳統TSPC的改進型．此電路改變了信號回路．目的是為了降低內部節點電容，提高工作速度。經過對每個晶體管尺寸的調整，電路工作頻率范圍為2GHz-3GHz。與SCL相比，TSPC僅有9個晶體管，且柵長可取到最小值(0.6um)。通過對源電流的仿真可以看到電路結構緊密，晶體管少。電路功耗極低。 3.2 雙模前置分頻電路的設計 圖5(a)所示為2/3雙模前置分頻電路的邏輯。采用同步工作方式，具體電路如圖5(b)所示。該電路采用E-TSPC技術，相比傳統的門電路，雖增加了2個晶體管，但開關速度更快；并且在單阱工藝條件下．電路不受體效應影響。由于采用TSPC技術，柵長仍然為0.6um。對于隨后1級的2和32電路而言，因為工作頻率已大大降低。可工作在異步方式，所以只需將圖4(b)所示的電路作為2單元串聯起來即可。經仿真表明，電路符合設計要求。 4 仿真波形與電路特性 采用CMSC公司的0.6um n阱雙層金屬CMOS模型進行了電路的仿真和模擬。仿真工具是Syn-opsys公司的Hspice和Agilent公司的ADS。 分頻器輸入信號的最小幅度是在正確輸出的前提下獲得的．也叫輸入信號靈敏度。隨著電源電壓的下降，分頻器工作的最高頻率下降得很快，這可以看作在低壓環境下TSPC相對SCL的劣勢。仿真結果表明輸入幅度至少需要1．2V才能使電路工作在3GHz．而工作頻率在2．4GHz左右時．僅需不到200mV的信號幅度,這說明該電路可以用在2．4GHz ISM頻段。 表1列出本分頻器參數與幾篇文獻介紹的分頻器參數的對比．所有的分頻器均采用CMOS工藝。比較的主要參數是工藝、最高輸入頻率、電源電壓和功耗。 5 結束語 利用O．6μm CMOS工藝設計了一種采用TSPC和E-TSPC技術的動態雙模前置分頻器。可以工作在2．4GHz ISM頻段，最高工作頻率達到3GHz。分頻器工作在高頻率時的電容寄生效應小。電源電壓為5V時，功耗約為8mW。頻率為2．4GHz時，輸入信號幅度僅為190mV，可以應用在2．4GHz ISM頻段的鎖相環或頻率合成器電路中。 |
