|
在嵌入式系統中，傳統的SDRAM接口電路設計模式是系統主控芯片直接驅動所有內存芯片的地址／控制信號。當內存芯片數量較多時，這類直接驅動的設計會出現因主控芯片的地址／控制信號驅動能力不足，而導致系統內存工作不穩定的問題。Registered SDRAM是指具有地ti／控制信號鎖存電路的SDRAM模塊，特點是系統主控芯片的地址／控制信號不直接驅動內存芯片，而是通過地址／控制信號鎖存電路驅動內存芯片的地址／控制信號。Registered SDRAM模式降低了主控制芯片地址／控制信號直接驅動的邏輯門數，同時提高了系統SDRAM接口電路的負載能力。當系統的內存芯片數量較多時，Regis_tered SDRAM是一種較好的設計方法。 1 Reqistered SDRAM的工作原理 在Registered SDRAM模式下，當主控芯片對SDRAM芯片進行訪問時，數據總線信號(DATA)要比傳統模式多延遲一個時鐘周期。以主控芯片對SDRAM芯片進行單字節寫時的操作時序為例，對兩種模式進行對比說明，其他時序的對比不再詳述。 對比圖1、圖2的時序可知，在主控芯片對SDRAM總線發起操作(以CS、CDRAS同時為低電平的時刻為發起時間)到數據總線(DATA)的信號(DO)有效期間，傳統模式為2個時鐘周期，Registered SDRAM模式為3個時鐘周期。Registered SDRAM模式在硬件電路上采用地址／控制信號，要先經過鎖存電路的鎖存再延遲一個時鐘周期輸出的方法，消除這一時鐘周期的差異。 典型Registered SDRAM接口電路由二部分組成：地址／控制信號鎖存電路與時鐘擴展電路。地址／控制信號鎖存電路通常由2片多通道D觸發鎖存芯片構成。該電路將主控芯片SDRAM接口的控制信號(CS，DQM[O：7]，SDRAS，SDCAS。CKE，WE)和地址信號(ADDR)進行鎖存，并將鎖存后輸出的信號與所有內存芯片相對應的地址／控制信號輸入端連接。鎖存時鐘由時鐘擴展電路產生。在鎖存時鐘的上升沿對地址／控制信號進行鎖存。地址／控制信號鎖存電路的另一功能，是對主控芯片與SDRAM芯片之間的連接進行電氣隔離，使主控制芯片地址／控制信號直接驅動的邏輯門數得到降低，從而提高系統SDRAM接口電路的驅動能力。 時鐘擴展電路的功能是對主控制芯片輸出的SDRAM時鐘進行擴展，即將輸入的一路SDRAM時鐘信號，擴展為多路同頻時鐘輸出。其中一路輸出時鐘作為反饋時鐘，反饋給時鐘擴展芯片的反饋時鐘輸入端；另外兩路輸出時鐘作為地址／控制信號鎖存電路的鎖存時鐘，分別驅動2片鎖存芯片；其他輸出時鐘分別輸出給不同的SDRAM芯片。原則上，每片SDRAM芯片均有獨立的輸入時鐘。在時鐘擴展電路中，可以通過調節各時鐘的對地由容值．對各時鐘間的相關系進行調整。 對SDRAM芯片而言，Registered SDRAM模式的操作時序與傳統模式的操作時序是等同的。這是因為在Regigtered SDRAM模式下，雖然數據信號較地址／控制信號延遲1個時鐘周期，但因地址／控制信號要先經過鎖存電路的鎖存再延遲1個時鐘周期輸出，因此數據信號與地址／控制信號能同時有效到達SDRAM芯片。這一能同時有效到達的特性與傳統模式的時序特性是相同的。 2 Registered SDRAM接口電路芯片簡介 2.1 CDCF2510A CDCF2510A為TI公司生產的低skew(skew<%26;#177;125ps)、低抖動(jitte_cyc_cyc<士70 ps)的PLL時鐘驅動器。工作頻率范圍為25～140 MHz。可將1路輸入時鐘擴展為10路同頻輸出時鐘，同時具有輸出時鐘反饋功能。該芯片主要用于SDRAM接口的時鐘擴展。芯片的內部邏輯電路如圖3所示。 圖3所示的CLK為輸入時鐘；1Y0～1Y9為10路輸出擴展時鐘；FBOUT、FBIN分別為反饋時鐘的輸出腳與輸入腳；G為擴展時鐘輸出允許控制腳，高電平有效。 2.2 74ALVCF 162835APA 74ALvcFl62835APA為多通道D鎖存器。設計采用Fairchild公司的產品。該芯片可同時鎖存18位的輸入信號。在供電電壓為3．O～3．6 V時，鎖存延遲tpd(CLK鎖存開始到數據輸出有效的時間)最大為3．7 ns。 3 Registered SDRAM在MPC8241嵌入式系統中的設計實現 MPC8241為摩托羅拉公司生產的較高性能32位嵌入式CPU，內部主要集成了32位PCI總線接口，SDRAM接口以及可與Flash芯片或簡單邏輯接口芯片(如UART控制芯片)等連接的外圍總線。其SDRAM接口可工作于多種模式。本設計采用Registered SDRAM模式且對系統提供128 MB內存，設計的SDRAM時鐘為1OO MHz。 對128 MB的內存，因MPC8241的SDRAM接口數據總線寬度為64位，所以采用4片16M%26;#215;16數據位的內存芯片，且芯片直接貼裝在PCB板上的方式實現。100MHz時鐘由．MPC8241產生，經時鐘擴展電路擴展之后連接到電路中的其他芯片。硬件電路簡圖如圖5所示。 圖5中的內存接口電路由二部分組成：地址／控制信號鎖存電路與時鐘擴展電路。 3.1 地址／控制信號鎖存電路 該電路是將MPC824l的SDRAM接口輸出地址信號和控制信號利用2片74ALVCFl62835APA進行鎖存，并將鎖存輸出信號與所有內存芯片對應腳連接。2片鎖存芯片的設計電路如圖6、圖7所示。 在圖6和圖7中，U2與U3的右側信號與MPC8241對應信號相連接，左側的信號與4片內存芯片的地址／控制信號引腳連接。U2與U3分別利用鎖存時鐘R_CLK0和R_CLKl的上升沿對輸入信號進行鎖存。2片鎖存芯片的OE、LE腳均設計為低。 內存芯片與MPC8241之間的信號連接如表1所列。 在電路設計時，信號(RCSO、RAO～RAl2、RBA0、RBAl、RRAS、RCAS、RWE、RCKE）與所有內存芯片對應引腳連接。數據信號RDQ0～RDQ63以8位為一組分配給4片內存芯片。 3.2時鐘擴展電路 時鐘擴展電路如圖8所示。該電路將MPC8241輸出的SDRAM時鐘信號CKl通過時鐘擴展芯片(CDCVF25I0A)進行同頻時鐘擴展，即將l路SDRAM時鐘信號CKl擴展為6路時鐘輸出。其中4路輸出時鐘(PCLK0～PCLK3)分別輸出給4顆內存芯片。另外2路時鐘(R_CI，K0，R_CLKl)分別與2片鎖存芯片的鎖存時鐘輸入腳連接，作為地址／控制信號鎖存電路的鎖存時鐘；同時，輸出反饋時鐘與芯片時鐘反饋輸入端連接。 4 原理設計與布局布線規則 與傳統的SDRAM接口電路相比．Registered SDARM電路對線路電氣參數的設計約束相對寬松，設計時基本不用考慮主控芯片的驅動能力；但因Registered SDRAM也是較高速的接口電路，因此其電路設計也應遵循一定的規則，以保證設計電路的可靠性和穩定性。 (1)原理設計規則 ①在各芯片的時鐘輸入端設計相位調節電容，電容值可設置為10pF，可根據實測數據調整。 ②在各SDRAM芯片的數據引腳，分別設計串接匹配電阻。匹配電阻值可設置為l0Ω。 ③每片鎖存芯片的鎖存時鐘分別采用時鐘擴展電路的不同輸出時鐘。 ④每片SDRAM芯片的輸入時鐘分別采用時鐘擴展電路的不同輸出時鐘。 ⑤在時鐘擴展芯片的時鐘輸出腳設計串接匹配電阻。匹配電阻值可設置為l0Ω。 ⑥鎖存芯片的輸出端設計串接匹配電阻。匹配電阻值可設置為lOΩ。 (2)布線規則 ①SDRAM數據線：MPC824l到同-SDRAM芯片的數據信號走線需要進行等長控制，長度誤差控制在士5％之內。 ②SDRAM地址／控制線：鎖存芯片到同-SDRAM芯片的地址／控制信號走線需要進行等長控制，長度誤差控制在士5％之內。 ③時鐘擴展電路輸出到鎖存芯片的2路鎖存時鐘，其走線需要進行等長控制，長度誤差控制在士l.27mm之內。 ④時鐘擴展電路輸出到SDRAM芯片的4路時鐘，其走線需要進行等長控制，長度誤差控制在士l.27 mm之內。 ⑤鎖存芯片到SDRAM芯片的地址／控制信號與時鐘擴展電路到相應SDRAM芯片的時鐘走線長度基本等長，長度誤差控制在%26;#177;5％以內。 ⑥時鐘擴展電路反饋時鐘走線長度與時鐘擴展電路到SDRAM芯片的時鐘平均走線長度基本等長，長度誤差控制在士l0％以內。 ⑦MPC824l與SDRAM芯片之間的數據線、地址線、控制線以及時鐘線的走線長度基本等長，長度誤差控制在%26;#177;10%以內。 (3)布局規則 ①所有相位調節電容靠近接收端放置。 ②所有時鐘串接匹配電阻靠近發送端放置。 ③SDRAM芯片數據引腳的串接匹配電阻靠近SDRAM芯片。 ④鎖存芯片輸出端的串接匹配電阻靠近輸出端放置。 (4)其他設計規則 ①各走線須進行阻抗控制，即單端線按50Ω阻抗進行控制。 ②芯片的電源腳須設汁退耦電容，容值可取O.1μF。原則上，每個電源腳均須設計一退耦電容且布局時盡可能靠近電源腳。 ③完整的地層和電源層，至少應保證完整的地層。 ④時鐘信號盡量走內層，以減小EMI。 5 設計電路的調試 按照上述規則設計的硬件電路，通常只需對相位調節電容值略作調整即可實現在100 MHz的SDRAM時鐘下穩定工作。相位調節電容值的范圍一般為5"15pF。若時序參數的裕量足夠，相位調節電容也可不焊接。 結 語 上述內容對在同類型的嵌入式系統中進行Regis-tered SDRAM電路設計有一定的參考價值。Registered內存設計方法是一種較好的大容量內存設計方法，在高性能計算機上已經得到廣泛應用，但在嵌入式系統中還不為大多數科研工作者所熟悉。這里，推薦給各位同行，期望共同探討。 |
