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1 引言 在弱信號檢測儀器開發過程中,選用高精度的A/D轉換芯片往往可以給設計帶來方便｡一般情況下,在對寬頻帶弱信號進行檢測時, 不僅要求ADC具有大動態范圍,同時對ADC的采樣速率也提出了更高的要求｡CS5381是目前市場上動態范圍和采樣速率兩項指標都很突出的一款24位ADC,它的推出為設計高速高精度采集系統提供了一個較好的解決方案｡ 2 CS5381的主要性能特點 CS5381是Cirrus Logic公司推出的120dB､192kHz高性能立體聲模數轉換芯片｡該芯片采用24引腳TSSOP或SOIC封裝,其引腳排列如圖1所示｡該芯片采用5V工作電源｡它的內部集成了一個可直接與5~2.5V邏輯電平接口的電平轉換器､一個可消除直流偏移量的高通濾波器､一個線性相位數字抗混疊濾波器和溢流監測器｡CS5381所具有的這些特性使其在高品質音頻處理和精密測控等領域都得到了很好的應用｡ CS5381的主要性能特點如下: ●具有24位轉換精度; ●采樣速率可以達到192kHz; ●具有120dB動態范圍; ●可工作于5V模擬電壓和3~5V邏輯電壓; ●兼容2.5~5V邏輯電平; ●帶有線性相位抗混疊濾波器; ●采用差動模擬信號輸入方式; ●具有主､從兩種工作模式; ●內置數字高通濾波器｡ 圖2 CS5381使用起來非常方便,可工作在主､從兩種模式下｡模式選擇可通過管腳2(M/ S)來進行｡當M/ S引腳為高電平時,CS5381工作在主模式(Master Mode),此時LRCK(其頻率等于采樣速率)和SCLK是輸出管腳;而當M/ S為低電平時,CS5381工作在從模式(Slave Mode),該模式下,LRCK和SCLK變成輸入管腳｡如需改變CS5381的采樣率,只需控制芯片的MDIV､M0和M1這三個管腳的邏輯電平即可｡表1所列是主時鐘為24.576MHz時,不同控制方式時采樣速率的對照表｡ 表1 CS5381采樣率控制對照表 MDIV M1 M0 采樣速率(Hz) 1 0 0 48K 1 0 1 96K 1 1 0 192K 0/1 1 1 Reserved 0 1 0 384K 通常24位ADC都會產生一個微小的直流偏移,在CS5381內部有一個數字高通濾波器,可以通過給管腳HPF提供一個低電平使該濾波器有效,這樣,芯片可以消除直流偏移｡另外芯片還帶有溢流監測器,當模擬信號的輸入電壓幅度過大而致使ADC轉換溢出時,相對應的管腳LFV變低,因此,在該管腳與電源之間接一個發光二極管,就可以直觀地顯示出模擬輸入是否溢出,從而根據需要調整前端放大電路的增益｡ CS5381的模擬信號為差動輸入方式,因此,它的前端要有一個簡單的模擬調理電路｡CS5381的轉換結果是24位補碼形式的串行數據,且左右通道交替輸出,可用LRCK的高低電平來進行區分｡輸出數據有兩種格式:左對齊和I2S｡圖2是CS5381的兩種數據傳輸時序｡ 3 四通道并行采集系統的設計 圖3所示是一個四通道并行采集系統的整體框圖,該系統主要由TMS320VC33(以下簡稱VC33)､兩片CS5381､一片FPGA(EPF10K10)和一個大容量FI-FO存儲器構成｡采集系統與主機的通訊采用USB接口｡系統中的一片CS5381工作于主模式,另外一片則工作在從模式下,這樣可以保證兩片ADC工作時嚴格同步｡ 在基于CS5381的采集系統中,如何實現CS5381與TMS320VC33的接口是一個關鍵問題｡具體的設計方案有兩種:其一,由于CS5381采用同步串行數據輸出方式,而TMS320VC33具有多通道緩沖串口(McBSP),因此,可以較為容易地實現二者的硬件連接｡其二是通過CPLD/FPGA設計串并轉換電路,并把CS5381輸出的串行數據轉換為并行數據,然后由TMS320VC33通過擴展IO對數據進行讀取｡這兩種方案相比,第一種方案比較簡單,但系統要設計四個獨立的同步采集通道,并要使用兩片CS5381,而TMS320VC33只有一個McBSP,所以此方案無法采用｡第二種方案實現起來相對比較麻煩,硬件成本也較大｡它通過把每片CS5381的串行數據轉換成8位并行數據并經FIFO緩存,然后由TMS320VC33通過中斷和DMA方式對四個通道的轉換數據進行讀取｡ 串并轉換電路設計是CS5381和TMS320VC33接口電路的核心部分,它負責將CS5381輸出的串行數據轉換為并行數據并存儲在FIFO中,同時產生相應的FIFO寫信號｡具體設計時,應當考慮以下三個問題: (1) 對于CS5381在左右通道的數據,除了24位轉換結果數據外,還應輸出一個8位的附加信息,因此,輸出一道數據時,總共有32個時鐘輸出,而最后8位數據是無用的,這樣,就需要有一個禁止邏輯來防止8位附加數據也寫入到FIFO中｡ (2) 由于串行輸出時鐘SCLK在CS5381工作期間是一直存在的,因此,在啟動和結束串并轉換時,應該有一個控制邏輯來使串并轉換電路只有在LR-CK的上升沿(或者下降沿)觸發下才能進行數據轉換,以保證左右通道數據順序的確定性｡ (3) 轉換電路要有使能控制,以便控制信號的采集時間｡ 4 測試結果 該采集系統利用標準信號源進行正弦信號采集測試,下面是對兩種頻率的正弦信號進行測試的結果分析｡其中第一種測試結果如圖4所示｡對于10kHz的正弦信號,CS5381的主時鐘MCLK為24.576MHz､它具有64倍的過采樣率(采樣速率fs=MCLK/64=192kHz),采樣時間T為1ms｡由采樣結果和功率譜可以看出:系統中的CS5381采樣數據在頻率域的動態范圍在120dB以上｡ 圖5 把系統采樣速率fs設置為384kHz時,對75kHz正弦信號的采樣結果及功率譜估計如圖5所示,由采樣結果可以看出:CS5381可以在384kHz的采樣速率下對更高頻率的信號進行采樣,但從功率譜可以看出,此時動態范圍及信噪比都在80dB左右,可見采樣精度有較大幅度的降低｡若要完成更高頻率信號的采樣,在對采樣精度要求不是特別高時,可以考慮采用這種方式｡ 由此可以看出,由CS5381構成的這種采集系統具有分辨率高､動態范圍大等特點,在混場源電磁法接收機中得到了很好的應用,可以對帶寬為DC~75kHz､動態范圍為120dB的電磁信號進行高精度數據采集｡ |
